SDR基础架构：射频前端、ADC/DAC、数字信号处理与硬件组成
SDR（软件定义无线电）的核心思想是：尽可能在数字域完成信号处理，从而用可重配置的软件替代固定功能的模拟硬件。理解SDR的基础架构，是进行测试验证的前提——只有清楚信号从天线到比特流经历了哪些环节、每个环节引入何种失真与约束，才能设计出有效的测试用例并准确判读测试结果。本章将系统拆解SDR的四大核心模块：射频前端、ADC/DAC、数字信号处理（DSP）以及硬件组成与工作原理，并给出测试验证视角下的关键关注点。
上图展示了SDR的完整信号链路。接收时，信号从天线进入射频前端，经过低噪声放大、滤波、下变频后由ADC数字化，再送入DSP进行解调与协议处理；发射时则相反，DSP产生的基带信号经DAC转换为模拟信号，经射频前端上变频、功率放大后由天线辐射。图中标注的TP1、TP2、TP3是测试验证中最常使用的观测点，分别对应射频模拟域、模数转换边界和数模转换边界。
2.1 射频前端：信号进入数字世界的守门员
核心原理
射频前端是SDR中唯一完全工作在模拟域的模块，其性能直接决定了整个接收链路的灵敏度、动态范围和抗干扰能力。典型接收链路包括：低噪声放大器（LNA）、带通滤波器（BPF）、混频器（Mixer）和本振（LO）。LNA负责将微弱信号放大并抑制后级噪声贡献；BPF用于滤除带外干扰和镜像频率；混频器将射频信号搬移到中频或基带；LO提供本振信号，其相位噪声直接影响接收机的信噪比。
发射链路则包含：上变频混频器、驱动放大器和功率放大器（PA）。PA是发射链路中非线性最严重的器件，其AM-AM和AM-PM失真会导致信号EVM恶化并产生邻道泄漏。
测试验证要点
| 参数 | 测试方法 | 通过标准（典型） | 失效影响 |
|---|---|---|---|
| 噪声系数（NF） | Y因子法（噪声源+频谱仪） | < 3 dB（接收链路） | 灵敏度下降 |
| 增益平坦度 | 扫频信号+功率计 | ±1 dB（带宽内） | 信号失真 |
| P1dB压缩点 | 单音功率扫描 | ≥ -10 dBm（接收） | 大信号阻塞 |
| 镜像抑制 | 双音测试 | ≥ 60 dB | 镜像干扰 |
| 本振相位噪声 | 信号源+相位噪声分析仪 | ≤ -100 dBc/Hz @10kHz | EVM恶化 |
2.2 ADC/DAC：模拟与数字的桥梁
核心原理
ADC将模拟信号转换为数字信号，其性能指标包括：采样率、分辨率（位数）、无杂散动态范围（SFDR）和信纳比（SINAD）。根据奈奎斯特定理，采样率必须大于信号最高频率的两倍，但实际SDR常采用带通采样或欠采样技术，将射频信号直接采样到中频甚至基带，减少模拟下变频级数。
DAC则完成相反过程，将数字基带信号转换为模拟信号。DAC的关键指标包括：更新率、分辨率、建立时间和杂散。DAC输出通常需要经过重建滤波器（低通）来消除镜像频谱。
采样时钟的关键作用
ADC/DAC的采样时钟质量直接影响转换性能。时钟抖动（Jitter）会导致采样时刻的不确定性，从而在信号上叠加噪声。对于高频信号，时钟抖动对SNR的影响尤为显著：
SNR_clock = -20·log10(2π · f_in · t_jitter)其中 f_in 为输入信号频率，t_jitter 为时钟抖动（RMS）。例如，当 f_in = 1 GHz、t_jitter = 100 fs 时，SNR_clock ≈ 44 dB，这远低于16位ADC的理论SNR（约98 dB）。因此，时钟设计是SDR硬件中最容易被忽视却又至关重要的环节。
2.3 数字信号处理：软件定义的核心
核心原理
DSP是SDR区别于传统无线电的关键。在接收链路中，ADC输出的数字信号首先进入数字下变频器（DDC），将中频信号搬移到基带并降低采样率，便于后续处理。DDC通常包含：数字混频器（NCO+乘法器）、抽取滤波器（CIC+FIR）和增益控制。发射链路则使用数字上变频器（DUC）完成相反操作。
在DDC/DUC之后，DSP还需要完成：匹配滤波、同步（定时同步、载波同步）、信道均衡、解调/调制以及前向纠错（FEC）。这些功能可以在FPGA中实现（适合高速、低延迟），也可以在通用处理器（GPP）中实现（适合复杂算法、灵活升级），实际SDR常采用FPGA+GPP异构架构。
处理链路的测试策略
- 单元测试：对DDC/DUC的每个子模块（NCO、滤波器、抽取器）单独验证，使用已知测试向量比对输出。
- 链路测试：将ADC数据直接注入DSP（旁路射频前端），验证数字域算法正确性。
- 闭环测试：通过DAC输出再环回ADC输入，验证整个数字+模拟链路的端到端性能。
- 空口测试：在真实信道环境下验证系统级性能（如误码率、吞吐量）。
2.4 硬件组成与工程实现
典型硬件架构
一个完整的SDR硬件平台通常包含以下模块：
- 射频前端板：包含LNA、混频器、滤波器、T/R开关，以及必要的屏蔽和散热结构。
- 中频/基带板：包含ADC/DAC、时钟分配电路、FPGA及DDR存储器。
- 控制与接口板：包含GPP（如ARM/x86）、以太网/USB/PCIe接口、电源管理。
- 时钟模块：提供系统参考时钟，支持外部10 MHz/1 PPS同步。
- 电源模块：为各模块提供低噪声、多电压轨的供电。
工程实现中的关键设计考虑
| 设计维度 | 关键考虑 | 测试验证方法 |
|---|---|---|
| 阻抗匹配 | 50Ω/75Ω系统，避免反射 | TDR时域反射计 |
| 隔离度 | 收发隔离、通道间隔离 | 串扰测试（双音） |
| 散热 | PA和FPGA功耗大 | 热成像+温度循环 |
| 电磁兼容 | 屏蔽、接地、滤波 | EMC预测试 |
| 可测试性 | 预留测试点、内置自检BIST | 边界扫描、JTAG |
常见误区与复盘
2.5 案例拆解：一款宽带SDR接收机的链路调试
背景与约束：某项目需要开发一款覆盖70 MHz~6 GHz的宽带SDR接收机，用于频谱监测。硬件平台采用零中频架构，ADC为14位、250 MSPS，FPGA负责DDC和实时FFT处理。项目周期紧张，要求在两周内完成链路调试并达到以下指标：接收灵敏度 ≤ -100 dBm（10 kHz带宽），镜像抑制 ≥ 60 dB，带内平坦度 ≤ ±1.5 dB。
初始现象：首次上电后，用信号源在1 GHz处输入 -80 dBm 的单音信号，ADC输出FFT显示信号幅度正常，但在信号两侧出现明显的杂散（间隔约 2.5 MHz），且底噪偏高约 8 dB。
分析判断过程：
- 首先怀疑是ADC时钟问题。用频谱仪测量采样时钟（250 MHz），发现其相位噪声在10 kHz偏置处为 -95 dBc/Hz，虽然不算优秀但不应导致如此明显的杂散。
- 进一步检查射频前端，发现本振（LO）信号由PLL产生，其参考频率为 2.5 MHz。PLL的鉴相频率泄漏可能通过混频器耦合到中频输出，形成间隔 2.5 MHz 的杂散。
- 用示波器观察LO输出，确认存在约 -40 dBc 的参考频率杂散。这证实了PLL环路滤波器对参考泄漏抑制不足。
实际操作步骤：
- 调整PLL环路滤波器带宽，从 100 kHz 降低到 30 kHz，以增加对参考频率的抑制。
- 在LO输出端增加一个窄带带通滤波器（中心频率1 GHz，带宽20 MHz），进一步滤除参考杂散。
- 优化PCB布局，将PLL的VCO与混频器LO输入之间的耦合路径切断，增加接地过孔隔离。
结果对比：经过上述调整后，2.5 MHz间隔的杂散从 -40 dBc 降低到 -75 dBc，底噪下降 6 dB，灵敏度达到 -103 dBm，满足指标要求。带内平坦度通过数字均衡滤波器修正后达到 ±0.8 dB。
风险与代价：降低PLL环路带宽导致锁定时间从 50 μs 增加到 200 μs，对于跳频应用可能不可接受。后续通过增加预充电电路和自适应带宽控制来兼顾锁定时间和杂散抑制。
复盘经验：零中频架构对LO泄漏和直流偏置非常敏感，测试时必须使用屏蔽良好的测试环境，并注意信号源与接收机之间的共地。此外，PLL参考杂散是宽带SDR中最常见的干扰源之一，在硬件设计阶段就应预留足够的滤波和隔离措施。