SDR基础与信号链概述

软件定义无线电（Software Defined Radio, SDR）的核心思想是将传统硬件射频前端中尽可能多的功能转移到可编程的数字域中实现。与模拟超外差架构相比，SDR通过宽带ADC/DAC与可重构数字信号处理单元的组合，使同一套硬件平台能够适配多种通信标准、频段与调制方式。理解SDR的架构分层、收发链路组成以及数字中频与基带处理的边界，是后续开展带宽内平坦度校正与均衡器验证的前提——因为所有校正与均衡操作都发生在特定的信号链节点上，节点位置不同，所面对的失真来源与补偿策略也截然不同。

上图展示了SDR收发链路的基本架构与数字中频、基带处理域的划分。图中橙色虚线框内为数字中频域，绿色虚线框内为基带域，四个标注节点（A/B/C/D）分别对应后续章节中平坦度校正与均衡器验证的不同介入位置。理解这些节点的信号特征与失真来源，是设计校正算法的第一步。

2.1 SDR架构分层与核心设计思想

SDR的架构分层可以从功能与物理实现两个维度理解。从功能维度看，SDR通常分为射频前端、数字中频、基带处理三个层次；从物理实现维度看，则涉及天线、射频收发芯片、高速ADC/DAC、FPGA/DSP/CPU等硬件资源。这种分层设计的核心价值在于：将尽可能多的信号处理任务从模拟域转移到数字域，从而利用数字信号处理的灵活性、可重复性与可编程性来适应多标准、多频段的需求。

在传统超外差架构中，信号经过多次模拟混频与滤波后直接解调，每个频段和制式都需要独立的模拟链路。而SDR采用宽带射频前端加高速ADC/DAC的方式，将整个感兴趣频段一次性数字化，后续的选频、滤波、解调全部在数字域完成。这种"宽带采样+数字处理"的模式带来了两个关键优势：一是硬件平台复用率大幅提升，二是数字域的校正与补偿能力为系统性能优化提供了前所未有的自由度。

值得注意的是，SDR的"软件定义"并不意味着所有处理都在通用处理器上完成。实际工程中，高速率、低延迟的处理（如DDC/DUC、信道滤波）通常由FPGA或ASIC实现，而高层次的协议处理与自适应算法则运行在DSP或CPU上。这种异构计算架构是SDR系统设计的常态，也是后续讨论校正算法部署位置时必须考虑的现实约束。

2.2 典型收发链路组成与信号流向

一个典型的SDR收发链路，其发射路径从基带处理开始，依次经过数字上变频（DUC）、DAC、射频前端，最终由天线辐射出去；接收路径则从天线拾取信号，经过射频前端、ADC、数字下变频（DDC），最终送入基带处理。这条链路中的每一个模块都会对信号的幅频特性产生影响，而这些影响的累积效应正是带宽内平坦度问题的根源。

在发射链路中，基带处理模块生成I/Q基带信号，经过DUC将信号从基带搬移到中频或直接搬移到射频数字频率，然后通过DAC转换为模拟信号。DAC的零阶保持特性会在频域引入Sinc滚降，这是发射链路平坦度误差的一个重要来源。射频前端的带通滤波器、功率放大器（PA）也会引入幅度波动，尤其是在宽带信号场景下，PA的增益随频率变化更加明显。

接收链路的情况更为复杂。天线接收到的微弱信号首先经过低噪声放大器（LNA）放大，然后通过混频器下变频到中频或直接采样。接收链路的平坦度误差来源包括：射频带通滤波器的通带纹波、混频器的变频损耗随频率变化、ADC的模拟前端带宽限制以及采样保持电路的孔径效应。此外，ADC本身的频率响应不平坦也会直接叠加到信号上。

数字中频与基带处理的边界划分是SDR系统设计中的一个关键决策点。传统上，数字中频处理包括DDC/DUC、采样率转换、数字滤波等操作，其输出通常是低采样率的基带I/Q信号；而基带处理则负责调制解调、同步、均衡、信道编解码等更高级别的任务。这个边界的划分直接影响校正算法的实现位置：如果平坦度校正放在数字中频域，则校正滤波器需要工作在较高的采样率下，但可以同时校正模拟前端与数字中频的联合响应；如果放在基带域，则校正滤波器的采样率较低，实现资源更少，但无法校正数字中频滤波器本身的纹波。

2.3 数字中频与基带处理流程详解

数字中频处理的核心操作是频率变换与采样率转换。以接收链路为例，ADC输出的数字信号通常以较高的采样率（如245.76 MSPS）工作在中频频率（如122.88 MHz），DDC模块通过NCO产生本振信号与输入信号混频，将信号搬移到基带，然后经过CIC滤波器与FIR滤波器完成抽取与抗混叠滤波。这个过程涉及三个关键参数：本振频率、抽取因子、滤波器带宽。这三个参数的设置直接决定了数字中频输出的信号质量与平坦度。

基带处理流程则更加多样化，取决于具体的通信标准。以OFDM系统为例，基带处理包括：符号定时同步、载波频率偏移估计与补偿、FFT解调、信道估计、均衡、解映射、解交织、信道解码等步骤。其中，信道估计与均衡模块直接与本章主题相关——均衡器的作用就是补偿信道与链路引入的频率选择性失真，而信道估计的结果则反映了当前链路的平坦度状况。

// 数字下变频（DDC）核心参数示例（FPGA实现）
// 采样率: 245.76 MSPS, 中频: 122.88 MHz, 目标基带带宽: 20 MHz
NCO频率: 122.88 MHz (相位累加器宽度32bit)
CIC抽取因子: 4 (CIC2: 2级, 微分延迟1)
FIR抽取因子: 2 (128阶等纹波低通, 通带20MHz, 阻带25MHz)
输出采样率: 245.76 / (4*2) = 30.72 MSPS
// 注意：CIC滤波器通带存在 droop，需在FIR中做反sinc补偿

在平坦度校正的实际工程中，数字中频与基带处理的配合至关重要。一种常见的做法是：在数字中频域放置一个宽带均衡器（如FIR滤波器），用于校正模拟前端与数字中频滤波器的联合幅频响应；在基带域放置一个自适应均衡器，用于补偿信道多径衰落与残余的I/Q不平衡。这种两级均衡架构既能保证宽带信号的平坦度，又能适应信道的时变特性。

2.4 案例拆解：20 MHz LTE信号的平坦度问题定位

某SDR平台在20 MHz LTE信号发射测试中，发现EVM（误差矢量幅度）超标，且不同资源块（RB）的EVM差异明显。初步测试显示，边缘RB的EVM约为3.5%，而中心RB的EVM仅为1.2%。该平台采用AD9371射频收发芯片，ADC/DAC采样率为245.76 MSPS，数字中频采用FPGA实现DDC/DUC，基带处理由ARM内核完成。

问题定位过程分为三步。第一步，使用内置的BIST（内建自测试）模式，将发射链路直接环回到接收链路，排除天线与信道的影响。环回测试结果显示，边缘RB的EVM仍然偏高，说明问题出在设备内部链路。第二步，分别测量发射链路与接收链路的独立频率响应。通过配置AD9371的测试模式，将发射输出通过外部衰减器接入频谱分析仪，测得发射链路在频带边缘有约1.8 dB的增益下降；接收链路通过注入已知平坦度的宽带信号，测得接收链路在频带边缘有约1.2 dB的增益下降。第三步，结合数据手册分析，确认发射链路中SAW滤波器的通带边缘插损增大与DAC的Sinc滚降是主要贡献因素。

解决方案是在发射链路的DUC模块之后增加一个31阶FIR预校正滤波器，其系数通过对实测频率响应取反得到。滤波器设计采用加权最小二乘算法，通带范围20 MHz，目标纹波±0.2 dB。实现后重新测试，边缘RB的EVM降至0.8%，中心RB的EVM为0.6%，整体EVM满足LTE系统小于2%的要求。值得注意的是，预校正滤波器本身也会引入群延迟波动，因此设计时需要同时约束幅频与群延迟指标。

2.5 常见误区与设计复盘

在SDR信号链设计与平坦度校正实践中，存在几个常见误区需要特别警惕。第一个误区是将平坦度问题完全归因于模拟前端。实际上，数字中频的CIC滤波器通带droop、FIR滤波器设计纹波、DAC/ADC的Sinc响应都是平坦度误差的重要来源。在窄带系统中，这些数字域误差可能不明显，但在宽带系统中（如带宽超过采样率的10%），数字滤波器的幅频响应必须纳入校正范围。

第二个误区是忽略群延迟失真的影响。平坦度校正往往只关注幅频响应，但实际通信系统对群延迟同样敏感。一个幅频响应完全平坦但群延迟波动较大的链路，仍然会导致严重的符号间干扰。因此，在均衡器设计时，应同时考虑幅频与群延迟指标，采用线性相位FIR滤波器或进行相位补偿。

第三个误区是校正与均衡的职责划分不清。平坦度校正（通常指静态的、针对设备自身频率响应的补偿）与信道均衡（通常指动态的、针对信道时变特性的补偿）是两个不同层次的问题。将两者混为一谈，可能导致校正滤波器过度适应信道特性，在信道变化时反而引入新的失真。正确的做法是：平坦度校正在设备出厂或初始化时完成，针对设备自身的确定性失真；信道均衡在通信过程中持续进行，针对信道的时变选择性衰落。