2、SDR基础与多通道架构

软件无线电（Software Defined Radio, SDR）自20世纪90年代提出以来，已经从军事通信的尖端技术演变为5G测试、雷达阵列、频谱监测和科研教学中的通用平台。理解SDR的基础原理与多通道硬件架构，是进行多通道同步测试与相位校准的前提。本章将从SDR的核心理念出发，剖析典型多通道硬件平台（USRP、AD9361）的架构特征，并系统梳理通道间不一致性的工程来源，为后续章节的同步与校准方法奠定基础。

2.1 软件无线电基本原理

软件无线电的核心思想是“尽可能在数字域完成信号处理”。理想SDR架构中，射频前端仅完成天线收发、低噪声放大和必要的滤波，随后直接由高速ADC采样，所有调制解调、滤波、同步、编解码均在通用处理器或FPGA中通过软件实现。这种架构的最大优势在于灵活性——同一硬件平台可通过加载不同软件支持多种通信标准，且系统升级无需更换硬件。

实际工程中，受限于ADC采样率与动态范围，直接射频采样难以在宽带场景下实现。因此，主流SDR平台采用超外差或零中频架构：先将射频信号下变频至中频或基带，再进行数字化。以零中频架构为例，射频信号经混频器直接变为I/Q两路基带信号，由双通道ADC同步采样。这种架构减少了中频滤波器与第二本振，但引入了I/Q不平衡、直流偏置和1/f噪声等问题。

多通道SDR系统通常由多个独立接收/发射通道组成，每个通道包含完整的射频前端、本振链路和ADC/DAC。通道间的不一致性正是源于这些独立链路的物理差异。理解SDR的“软件定义”特性，有助于我们认识到：部分通道间误差可以通过数字信号处理进行校正，而另一部分（如热噪声、非线性失真）则无法完全消除，只能通过硬件设计加以抑制。

2.2 典型多通道SDR硬件架构

当前工程与科研领域最典型的多通道SDR平台包括Ettus USRP系列和ADI AD9361系列。两者在架构设计上具有代表性，也体现了多通道同步的不同实现路径。

2.2.1 USRP多通道架构

USRP（Universal Software Radio Peripheral）采用模块化设计，其典型多通道架构由以下部分组成：

• 母板（Motherboard）：提供FPGA、ADC/DAC、时钟分配、电源管理和主机接口（PCIe/10GbE）。
• 子板（Daughterboard）：包含射频前端（LNA、混频器、滤波器、PA），不同子板覆盖不同频段（如WBX覆盖50MHz-2.2GHz，SBX覆盖400MHz-4.4GHz）。
• 时钟分配系统：母板上的恒温晶振（OCXO）或外部10MHz参考时钟经分配器送至各子板的本振PLL和ADC采样时钟。
• 同步机制：多通道同步依赖共享本振（LO）和采样时钟。USRP X310支持通过SMA线缆级联LO信号，实现多设备相位相干。

USRP的架构优势在于模块可替换性，用户可根据频段需求更换子板。但其多通道同步精度受限于LO分配路径的相位一致性——不同子板的本振锁相环（PLL）锁定相位可能相差一个整数倍周期，导致通道间存在固定相位偏移。

2.2.2 AD9361射频收发器架构

AD9361是ADI公司推出的高集成度射频收发器，单芯片集成两个独立接收通道和两个独立发射通道，支持70MHz至6GHz频率范围。其内部架构包含：

• 射频前端：每个接收通道包含LNA、正交混频器、可调谐低通滤波器和12位ADC（采样率最高61.44MSPS）。
• 本振生成：片内集成小数N分频PLL，可产生正交本振信号。多片AD9361可通过共享外部LO实现相位同步。
• 数字接口：通过LVDS或CMOS接口输出12位I/Q数据，支持双通道并行或时分复用模式。
• 控制接口：SPI接口用于配置寄存器，包括增益、滤波带宽、本振频率和校准参数。

AD9361的零中频架构使其通道间不一致性主要来源于I/Q不平衡（幅度和相位失配）以及直流偏置。该芯片内置了自校准算法（如TX LO泄漏校准、RX I/Q相位校准），但多片级联时的片间同步仍需外部电路配合。

2.3 通道间不一致性来源

多通道SDR系统中，通道间不一致性可归纳为确定性误差和随机误差两大类。确定性误差具有可重复性，可通过校准消除；随机误差则无法预测，只能通过统计方法评估其影响。

2.3.1 射频前端差异

每个通道的射频链路包含LNA、混频器、滤波器和可变增益放大器（VGA）。这些元件的实际参数与标称值存在制造公差，导致通道间增益和相位响应不一致。例如，两个通道的LNA增益可能相差0.5dB，混频器的转换损耗可能相差1°，滤波器群延迟可能相差2ns。这些差异在宽带信号下尤为明显，因为频率响应不平坦会引入随频率变化的相位偏差。

温度漂移是另一个重要因素。LNA和混频器的增益随温度变化率约为0.01dB/°C，相位漂移约为0.1°/°C。在多通道长时间测试中，各通道散热条件不同会导致温度梯度，进而产生动态的通道间不一致性。

2.3.2 本振与时钟分配偏差

本振信号的质量直接影响混频的相位一致性。多通道系统中，本振通常由一个主PLL产生，经功分器分配至各通道混频器。功分器的各输出端口之间存在隔离度和相位不平衡，典型值为±1°至±3°。此外，各通道混频器的本振端口输入阻抗不完全匹配，导致反射系数不同，进一步恶化相位一致性。

采样时钟的抖动（jitter）和偏移（skew）同样关键。ADC的采样时钟若存在通道间偏移，等效于各通道在不同时刻采样，引入时间延迟误差。对于10MHz信号，1ns的时钟偏移对应3.6°的相位误差。时钟分配线路的长度差异、PCB走线的不等长、缓冲器的传播延迟差异都是时钟偏移的来源。

2.3.3 ADC与数字处理差异

ADC的孔径延迟（aperture delay）是指采样命令到实际采样时刻之间的时间差，不同ADC芯片的孔径延迟可能相差数十皮秒。在高速采样下，这会导致通道间的时间偏移。此外，ADC的量化噪声和微分非线性（DNL）也会引入幅度误差。

数字下变频（DDC）中的NCO（数控振荡器）相位步进若配置不当，或滤波器系数存在舍入误差，也会导致通道间相位响应不一致。FPGA中不同通道的数据路径延迟差异（如FIFO深度、流水线级数不同）同样会造成时间偏移。

2.4 案例拆解：四通道USRP系统的相位不一致性分析

某高校雷达实验室搭建了一套四通道USRP X310被动雷达系统，用于目标到达角估计。系统使用四块SBX子板，通过外部10MHz参考时钟同步，但未共享本振。初始测试发现，四通道接收同一校准信号时，通道间相位差在多次开机后变化超过±20°，导致到达角估计误差超过5°。

分析过程：首先检查各子板的本振锁定状态，确认所有PLL均锁定到10MHz参考。然后使用网络分析仪测量各子板本振输出端口的相位，发现通道1与通道2之间本振相位差为37°，通道3与通道4之间为-12°，且每次开机后相位差随机变化。进一步检查发现，各子板的本振PLL在锁定过程中，其VCO（压控振荡器）可能锁定在不同的谐波周期上，导致本振相位存在2π/N的模糊性。

解决方案：改用外部本振分配方案——使用一个额外的信号源产生2.4GHz本振信号，经四路功分器分配至各子板的本振输入端口。同时，将各子板的PLL配置为外部注入模式，禁用片内PLL。改造后，四通道本振相位差稳定在±2°以内，到达角估计误差降至0.5°以下。

复盘经验：多通道SDR的相位同步必须从系统层面设计，不能依赖单一参考时钟。共享本振是相位相干的必要条件，而共享参考时钟仅能保证频率一致。此外，功分器的相位一致性、线缆长度匹配、连接器类型（SMA vs SMP）都会影响最终相位精度。

2.5 常见误区与总结

在多通道SDR系统设计与测试中，以下误区值得特别注意：

• 误区一：将“频率同步”等同于“相位同步”。频率同步仅保证各通道本振频率一致，但相位关系不确定。相位同步要求本振相位差固定且已知。
• 误区二：忽略温度对相位的影响。实验室环境与现场环境温差可达20°C以上，导致通道间相位漂移数度。长时间测试前应进行充分的预热和温度稳定。
• 误区三：过度依赖片内校准。AD9361等芯片的自校准算法主要针对单芯片内部I/Q不平衡，无法校正多芯片间的本振相位差和采样时钟偏移。
• 误区四：未考虑线缆和连接器的影响。不同长度的射频线缆引入不同的相位延迟，连接器的重复插拔也会改变相位。建议使用相位稳定线缆并固定连接。