射频收发链路基础：射频收发机架构与关键模块版图布局特点
射频收发链路是无线通信系统的物理核心，其性能直接决定了通信质量、功耗和成本。在版图设计之前，必须深刻理解收发机架构的拓扑选择以及各关键模块的电气特性与布局约束。本章从超外差与零中频两种主流架构出发，剖析LNA、混频器、PA、VCO、PLL等核心模块的功能定位与版图布局特点，为后续串扰路径识别奠定物理认知基础。
2.1 射频收发机主流架构对比
2.1.1 超外差架构：经典之选
超外差架构自20世纪初诞生以来，一直是高性能无线系统的首选。其核心思想是通过两次或多次频率变换，将射频信号逐步搬移到较低的中频（IF）进行处理。典型结构包括：射频滤波器→LNA→镜像抑制滤波器→混频器→中频滤波器→中频放大器→解调器。这种架构的最大优势在于选择性优异——通过多级滤波器组合，可以实现极高的邻道抑制比（通常>60dB），且中频频率固定，便于优化信道选择滤波器的Q值。
然而，超外差架构的代价同样明显：镜像干扰是必须解决的固有问题。当本振频率为f_LO时，镜像频率f_image = f_LO + f_IF（对于低本振注入）会与有用信号同时混频到中频。版图设计中，镜像抑制滤波器与混频器之间的隔离度至关重要，任何耦合路径都会劣化镜像抑制比。此外，多级变频带来的组合干扰（如互调产物）要求各级之间必须有良好的屏蔽和接地设计。
2.1.2 零中频架构：集成度与功耗的平衡
零中频（Homodyne）架构直接将射频信号下变频到基带（DC附近），省去了中频滤波器和镜像抑制滤波器。其优势在于：镜像问题天然消除（因为本振频率等于射频频率），系统集成度高，外围器件少，功耗低。现代蜂窝通信（如4G/5G手机）和物联网芯片普遍采用此架构。
但零中频架构引入了新的挑战：直流失调（DC Offset）——本振自混频（LO泄漏到射频端口再混频回来）会产生直流分量，严重时会使后级基带放大器饱和；闪烁噪声（1/f噪声）在低频段显著，影响信噪比；偶次谐波失真会产生二阶互调产物（IM2）。版图设计时，必须通过对称布局、差分信号路径和精确的版图匹配来抑制这些非理想效应。
| 对比维度 | 超外差架构 | 零中频架构 |
|---|---|---|
| 镜像干扰 | 存在，需滤波器抑制 | 天然消除 |
| 直流失调 | 不敏感（中频远离DC） | 严重，需补偿电路 |
| 集成度 | 低，需外部SAW滤波器 | 高，适合单芯片集成 |
| 功耗 | 较高（多级变频） | 较低 |
| 版图面积 | 大（滤波器占面积） | 小 |
| 串扰敏感点 | 镜像滤波器与混频器间 | LO泄漏与DC offset路径 |
2.2 关键模块功能与版图布局特点
2.2.1 LNA（低噪声放大器）
LNA位于接收链路最前端，其噪声系数（NF）直接决定了整个接收链路的灵敏度。典型指标要求NF<2dB，增益15-20dB。版图布局时，LNA必须远离任何数字开关信号和电源噪声源。输入匹配网络（通常为片上电感或变压器）对寄生电容极其敏感，走线长度每增加10μm，可能引入0.1dB的噪声系数恶化。
布局要点：LNA输入焊盘应直接靠近天线端口，避免长距离走线；输入电感与输出电感应正交放置以减少磁耦合；LNA下方通常铺设完整的接地平面，且接地过孔阵列间距小于λ/20（工作频率的1/20波长）。
2.2.2 混频器
混频器实现频率搬移，分为有源（Gilbert单元）和无源（无源FET开关）两种。有源混频器提供增益但噪声较大，无源混频器线性度好但需要较大的本振驱动功率。版图布局中，混频器的RF端口与LO端口必须高度隔离，否则LO信号会泄漏到RF端口，产生直流失调和辐射干扰。
典型做法：RF输入与LO输入走线分列两侧，中间用地线隔离；混频器核心晶体管采用共质心对称布局，以消除工艺梯度引起的失配；本振信号走线应尽量短且宽，减少寄生电感引起的相位噪声恶化。
2.2.3 PA（功率放大器）
PA是发射链路中功耗最大、非线性最严重的模块。其输出功率可达+30dBm（1W）以上，效率要求50%以上。PA的版图布局面临三大挑战：热分布、电源压降和信号泄漏。大电流路径（电源到PA）必须使用宽金属走线（>50μm）或多层金属并联，避免电迁移和IR压降。
PA输出匹配网络通常包含大尺寸电感或传输线变压器，这些元件会辐射电磁场，必须与接收链路保持足够距离（建议>500μm），并在中间插入接地隔离带。PA的衬底耦合效应也不可忽视——大信号摆幅会通过衬底注入噪声，影响邻近的VCO和LNA。
2.2.4 VCO（压控振荡器）
VCO产生本振信号，其相位噪声是影响系统EVM（误差矢量幅度）的关键因素。VCO对电源噪声和衬底噪声极其敏感，任何耦合到VCO控制电压（Vtune）或电源端的干扰都会转化为相位噪声。版图布局中，VCO应放置在芯片角落或独立隔离区，远离数字电路和PA。
VCO电感通常采用差分结构，占用面积较大（约200μm×200μm）。电感下方禁止铺设金属走线，以避免涡流损耗降低Q值。VCO的电源需要独立的LDO供电，且电源走线要宽，去耦电容紧贴VCO放置。
2.2.5 PLL（锁相环）
PLL由鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）和分频器组成。PLL的版图布局重点是模拟与数字部分的隔离——分频器是数字电路，会产生开关噪声；电荷泵和环路滤波器是模拟电路，对噪声敏感。两者之间必须用深N阱隔离和接地保护环隔开。
电荷泵的电流源/沉电路需要精确匹配，版图采用共质心布局和虚拟器件（dummy device）来减小工艺偏差。环路滤波器电容应使用高Q值的MIM电容，且远离电感等磁性元件。
某5G NR射频前端芯片（工作频率3.5GHz）在首次流片测试中，发现接收灵敏度比指标低3.5dB。通过频谱分析发现，在接收频段存在一个-45dBm的干扰信号，频率恰好等于PA输出信号的二次谐波（7GHz）与VCO基波（3.5GHz）的差频。
根因分析：版图中PA输出走线与VCO电感之间的距离仅120μm，且中间没有接地隔离带。PA的二次谐波通过空间耦合进入VCO电感，与VCO基波在VCO的非线性效应下产生互调，形成3.5GHz的干扰信号，再通过本振路径泄漏到混频器，最终劣化接收灵敏度。
整改措施：①将PA输出走线重新布线，与VCO距离增大至400μm；②在两者之间插入两排接地过孔阵列（间距50μm）；③在VCO电源端增加RC去耦滤波（R=10Ω，C=100pF）；④将PA的二次谐波滤波电容从1pF调整为0.8pF，优化谐振点。
结果：整改后，接收灵敏度恢复至指标值（-98dBm），干扰信号降至-70dBm以下，满足3GPP规范要求。
2.3 版图布局的通用原则与串扰预防
2.3.1 分区规划
射频收发芯片的版图应遵循“发射区、接收区、本振区、数字区”四分区原则。发射区（PA）与接收区（LNA）分别置于芯片两端，中间以本振区和数字区作为缓冲。每个区域有独立的电源域和接地域，通过单点连接或星型接地方式汇合到芯片总地。
2.3.2 隔离技术
- 接地保护环：在敏感模块（如VCO、LNA）周围环绕一圈接地金属环，宽度≥10μm，间距≤5μm，有效阻断衬底耦合。
- 深N阱隔离：将数字模块置于深N阱内，与P型衬底隔离，减少数字噪声向模拟区域的传播。
- 屏蔽墙：在收发链路之间使用金属屏蔽墙（由多层金属和过孔组成），高度贯穿整个介质层，形成法拉第笼效应。
- 地孔阵列：在关键信号走线两侧布置密集接地过孔（间距≤λ/20），提供低阻抗回流路径。
2.3.3 信号走线规则
| 信号类型 | 走线宽度 | 间距要求 | 屏蔽方式 |
|---|---|---|---|
| 射频输入（LNA→混频器） | ≥10μm | 与相邻走线≥3倍线宽 | 两侧地线伴随 |
| 本振信号（VCO→混频器） | ≥8μm | 与射频走线≥50μm | 差分对，外侧地线 |
| PA输出 | ≥50μm | 与任何敏感线≥200μm | 独立屏蔽层 |
| 电源/地 | ≥30μm | 尽量短而宽 | 多层并联 |
2.3.4 常见误区与复盘
误区2：忽略封装和键合线的影响。键合线电感（约1nH/mm）在GHz频段阻抗显著，可能成为串扰的额外路径。设计时应考虑封装寄生参数，必要时在片内预留补偿网络。
误区3：过度依赖仿真工具而忽视版图后仿真的重要性。电磁仿真（如EMX、HFSS）应覆盖关键模块和走线，且仿真频率范围应包含谐波和互调频率。
2.4 本章小结
射频收发链路版图设计是一项系统工程，架构选择决定了串扰的基本格局，模块布局则决定了串扰的具体路径。超外差架构需重点关注镜像抑制路径，零中频架构则需解决直流失调和LO泄漏。LNA、混频器、PA、VCO、PLL各自具有独特的版图约束，但共同遵循分区规划、隔离防护和走线优化三大原则。理解这些基础，是后续章节中识别串扰路径、制定整改措施的前提。