端口与激励：波端口、集总端口、差分端口、端口尺寸与激励方式的选择
在HFSS仿真体系中，端口（Port）与激励（Excitation）的设置直接决定了电磁场求解的边界条件与能量注入方式。端口设置不当，轻则导致S参数曲线偏移、谐振点漂移，重则引发非物理的场分布或求解不收敛。本章围绕波端口（Wave Port）、集总端口（Lumped Port）、差分端口（Differential Port）三类主流端口，系统讲解其物理本质、适用场景、尺寸设计原则及激励方式选择，帮助工程师在去嵌入与参考平面移动操作中建立正确的端口建模思维。
上图给出了端口选型的整体决策框架。实际工程中，端口类型的选择并非随意为之，而是由结构尺寸、工作频率、仿真目标（S参数、场图、TDR等）以及后续去嵌入需求共同决定。下面从物理原理出发，逐一展开。
3.1 波端口：外部传输线接口的精确建模
核心原理
波端口模拟的是电磁波通过一个理想传输线截面进入求解域的物理过程。HFSS在波端口面上求解二维本征模问题，得到该截面上的场分布模式（如准TEM模、TE10模等），并将这些模式作为激励源。波端口的关键优势在于：它能够准确描述端口处的阻抗不连续性和高阶模效应，且支持多模激励与去嵌入操作。
波端口的物理本质是“吸收边界+激励源”的组合。当电磁波传播到端口面时，波端口既允许能量注入，也允许反射波通过，从而模拟无限长传输线的效果。因此，波端口必须放置在电磁场已经趋于稳定的区域，即远离不连续结构至少3~5倍介质厚度的位置。
端口尺寸设计原则
| 参数 | 推荐范围 | 说明 |
|---|---|---|
| 端口宽度 (W_port) | ≥ 3×W_trace 或 ≥ 5×H_dielectric | 确保场完全包含在端口截面内 |
| 端口高度 (H_port) | ≥ 5×H_dielectric（微带线） | 避免顶边界影响场分布 |
| 端口与不连续距离 | ≥ 3×H_dielectric | 保证高阶模衰减完毕 |
| 端口阻抗 | 默认50Ω，可自定义 | 影响S参数参考阻抗 |
操作流程：波端口设置与去嵌入
- 在模型中选择与传输线垂直的截面作为端口面。
- 右键点击端口面 → Assign Excitation → Wave Port。
- 设置端口阻抗（默认50Ω）、模式数（通常1个，如需多模可增加）。
- 定义参考面（Reference Plane）位置，用于去嵌入。
- 在HFSS中通过
Deembed功能将端口参考面移动到待测DUT边缘。
案例拆解：微带线波端口去嵌入
某5G功放模块的输入匹配网络需要精确评估，微带线宽度0.5mm，介质厚度0.2mm，工作频率3.5GHz。初始仿真时，波端口直接放置在匹配网络边缘，但S11曲线出现周期性波动。分析发现，端口面距离匹配网络仅1mm，高阶模尚未衰减完全。将端口外移2mm（10倍介质厚度）后，波动消失。随后使用Deembed功能将参考面移回原位置，得到纯净的DUT响应。
复盘要点：波端口外移是消除端口不连续效应的有效手段，但外移后必须通过去嵌入将参考面归位，否则S参数中会包含额外的传输线长度。
3.2 集总端口：内部节点的快速激励
核心原理
集总端口直接在模型内部的两个节点之间施加电压/电流激励，相当于在端口位置并联一个集中参数元件。它不求解端口面上的场分布，而是假设端口尺寸远小于波长，场在端口区域内近似均匀。集总端口的优势在于建模灵活、计算效率高，特别适合芯片引脚、过孔、焊盘等局部结构。
然而，集总端口无法直接进行去嵌入操作，因为其参考面就是端口本身。若需要去嵌入，必须通过外部校准结构或手动计算来补偿。
端口尺寸与位置选择
- 端口长度应小于工作波长的1/10，通常取0.1~0.5mm。
- 端口必须连接在导体与参考地之间，且参考地必须明确。
- 对于差分结构，需使用两个集总端口分别定义正负激励。
案例拆解：过孔集总端口激励
某DDR4内存接口的过孔仿真中，过孔直径0.3mm，焊盘直径0.6mm，参考地平面在L2层。直接在过孔顶端和底端设置集总端口，端口阻抗设为50Ω。仿真得到的TDR曲线在过孔处出现明显阻抗凹陷（约35Ω）。通过调整端口位置（从焊盘中心移至焊盘边缘），凹陷深度减小，说明原端口位置引入了额外寄生电容。最终将端口放置在过孔反焊盘边缘，获得更准确的阻抗曲线。
3.3 差分端口：高速串行链路的专用建模
核心原理
差分端口由一对正负激励端口组成，HFSS自动提取差分S参数（SDD）和共模S参数（SCC）。差分端口可以基于波端口或集总端口构建，但推荐使用波端口以获得更高精度。差分端口的核心参数是差分阻抗（通常100Ω或90Ω），HFSS会根据端口几何尺寸自动计算，也可手动指定。
差分端口设置要点
| 参数 | 推荐值 | 注意事项 |
|---|---|---|
| 差分阻抗 | 100Ω（USB/PCIe）或90Ω（DDR） | 需与系统目标阻抗一致 |
| 端口间距 | 等于差分线间距 | 确保差分模式正确建立 |
| 参考地 | 必须明确 | 共模抑制比依赖于参考地 |
| 模式数 | 2（差模+共模） | 用于提取完整混合模式S参数 |
案例拆解：PCIe Gen4差分对去嵌入
某PCIe Gen4通道仿真中，差分对走线长度15mm，需要评估连接器到芯片的整体损耗。在连接器端设置差分波端口，在芯片端设置差分集总端口。由于连接器端存在较长的stub，直接仿真得到的插损在8GHz处出现谐振。通过波端口去嵌入功能，将参考面从连接器焊球移至PCB焊盘，谐振消失，插损曲线变得平滑。同时，差分端口提取的SDD21在16GHz处为-2.3dB，满足PCIe Gen4规范要求。
复盘经验：差分端口去嵌入的关键在于正负端口必须同步移动参考面，否则会引入额外的模式转换。
3.4 激励方式选择与常见误区
激励方式对比
| 激励类型 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|
| 波端口 | 外部传输线、波导、微带线 | 精度高、支持去嵌入、多模 | 建模复杂、计算量大 |
| 集总端口 | 内部节点、芯片引脚、过孔 | 灵活、快速、易设置 | 无法去嵌入、精度受限 |
| 差分端口 | 高速差分链路 | 直接提取差分参数 | 需额外设置、模式转换需关注 |
| 入射波/平面波 | EMC/天线仿真 | 模拟外部场照射 | 不适用于S参数提取 |
常见误区与规避
- 误区1：所有结构都用集总端口。实际上，当端口尺寸超过λ/10时，集总端口假设失效，必须改用波端口。
- 误区2：波端口尺寸越大越好。过大的端口会激发高次模，导致S参数多值化。
- 误区3：忽略参考面位置。参考面不统一会导致去嵌入结果错误。
- 误区4：差分端口正负间距设置不当。间距过大会引入共模辐射，过小则差分阻抗偏低。