4、DPD系统架构：发射链路组成（DAC、调制器、PA、耦合器、ADC等）、各模块功能及参数交互
数字预失真（DPD）系统的性能上限，并非由算法本身单独决定，而是由发射链路中每一个模拟与射频器件的线性度、带宽、噪声和时延特性共同约束。理解DPD系统架构，本质上是理解“数字域如何精准地观测和补偿模拟域的非线性”。本章将沿着发射链路的信号流向，逐一拆解DAC、调制器、PA、耦合器、ADC的功能定位、关键参数及其在DPD闭环中的交互关系，并给出工程设计中必须关注的参数匹配原则。
4.1 发射链路各模块的核心功能与参数定义
DPD系统发射链路通常由数字基带（FPGA/ASIC）、DAC、正交调制器、PA、定向耦合器、天线以及反馈通道的ADC构成。每个模块在DPD闭环中承担不可替代的角色，其参数选择直接影响预失真模型的收敛精度和带宽能力。
| 模块 | 核心功能 | 关键参数 | 对DPD的影响 |
|---|---|---|---|
| DAC | 将数字IQ基带信号转换为模拟电流/电压 | 采样率fs_dac、有效位数ENOB、无杂散动态范围SFDR、输出带宽 | 决定DPD可处理的信号带宽上限；ENOB不足会抬高本底噪声，限制ACPR改善量 |
| 正交调制器 | 将模拟IQ信号上变频至射频载波 | 本振相位噪声、镜像抑制比、I/Q幅度/相位不平衡度、1dB压缩点 | 镜像与载波泄漏会叠加在PA非线性上，导致DPD模型误判 |
| PA | 将射频信号放大至目标功率 | P1dB、IP3、AM/AM与AM/PM特性、记忆效应时间常数、热阻 | DPD需要补偿的核心对象；记忆效应决定模型阶数与抽头数 |
| 耦合器 | 从PA输出端耦合部分信号至反馈通道 | 耦合系数、方向性、插入损耗、平坦度 | 耦合系数影响ADC输入功率回退；方向性差会引入反射信号干扰 |
| ADC | 将耦合的射频信号下变频并数字化 | 采样率fs_adc、ENOB、输入带宽、SFDR、噪声系数 | 反馈信号质量决定DPD辨识精度；采样率需满足信号带宽的奈奎斯特条件 |
在DPD架构中，DAC与ADC的采样率并非独立选择。通常要求fs_adc ≥ 5×信号带宽，以保留足够的频域过采样余量，便于数字下变频（DDC）和滤波处理。而DAC的采样率则需考虑镜像抑制和重构滤波器的可实现性，一般取信号带宽的4~8倍。两者之间的时钟同源性与相位噪声指标，直接影响DPD时延对齐的稳定性。
4.2 参数交互与链路预算分析
DPD系统的链路预算需要从PA输出功率反推至ADC输入电平，确保每个模块工作在线性区且信噪比满足要求。以典型4G/5G宏站场景为例：PA输出平均功率43dBm，峰值功率53dBm（PAR=10dB），耦合器耦合系数30dB，则耦合端口峰值功率为23dBm。若ADC满量程输入为+2dBm，则需在耦合器与ADC之间插入衰减器或放大器，将信号调整至ADC最佳输入回退范围（通常为满量程以下6~10dB）。
PADC_peak = PPA_peak - CouplingFactor + Gfeedback - Lcable
其中Gfeedback为反馈通道增益（可为负值），Lcable为线缆损耗。工程上要求PADC_peak ≤ PADC_fullscale - 3dB，以避免ADC削波。
时延对齐是参数交互中最容易被忽视的环节。从DAC输出到PA输出，再经耦合器、反馈链路回到ADC，整个环路存在固定时延。DPD算法需要将参考信号（发射基带）与观测信号（ADC采样）进行时延对齐，精度要求通常在1/4采样周期以内。若时延误差超过一个采样周期，预失真模型将无法收敛，甚至导致系统不稳定。
4.3 案例拆解：5G NR 100MHz带宽DPD链路设计
某5G宏站项目要求支持100MHz瞬时信号带宽，PA采用Doherty架构，目标ACPR改善量≥15dBc。初始设计时，工程师选用fs_dac=491.52MHz（4倍过采样），fs_adc=245.76MHz（2倍过采样），但实测DPD收敛后ACPR仅改善8dBc，且模型阶数增加后性能不再提升。
分析过程：首先检查ADC输入信号频谱，发现带外噪声基底偏高，且存在明显的镜像分量。进一步排查发现，ADC采样率245.76MHz对于100MHz信号带宽而言，奈奎斯特带宽为122.88MHz，仅留22.88MHz过渡带，导致DDC抗混叠滤波器设计困难，带外噪声折叠进带内。同时，DAC的镜像信号落在1.47GHz附近，虽经重构滤波器抑制，但残余镜像仍被PA放大，干扰DPD观测。
解决方案：将fs_adc提升至491.52MHz（4倍过采样），并优化反馈通道的带通滤波器设计；同时将DAC采样率提升至614.4MHz（6倍过采样），降低重构滤波器阶数要求。调整后，DPD收敛后ACPR改善达到16.5dBc，且模型阶数从7阶降至5阶，FPGA资源占用减少约20%。
复盘经验：DPD链路设计不能孤立看待单个器件参数，DAC/ADC采样率、滤波器阶数、PA记忆效应三者之间存在强耦合。采样率过低时，即使增加DPD模型阶数也无法补偿带外失真，因为信息已在采样过程中丢失。
4.4 常见误区与工程建议
误区二：忽略耦合器方向性。方向性不足时，负载失配产生的反射信号会混入耦合端口，导致DPD观测信号包含非PA产生的失真分量，模型辨识出现偏差。
误区三：DAC与ADC使用不同时钟源。即使频率标称相同，不同晶振的频偏和相位噪声也会导致时延漂移，使DPD自适应算法需要不断重新对齐，降低收敛速度。
工程建议：在DPD链路设计初期，应建立完整的链路预算表，明确每个模块的增益/损耗、噪声系数、线性度指标，并预留至少3dB的功率回退余量。同时，在PCB布局中，反馈耦合路径应远离PA输出和电源走线，避免空间耦合干扰。对于多频段DPD系统，还需考虑各频段之间的互调产物，必要时增加滤波隔离。
总结而言，DPD系统架构设计的核心在于理解各模块参数的交互约束：采样率决定带宽能力，线性度决定补偿上限，时延对齐决定收敛稳定性，耦合器质量决定观测精度。只有将硬件参数与算法需求协同设计，才能充分发挥DPD的性能潜力。