射频链路基础：收发信机架构与噪声敏感度分析

射频收发信机是无线通信系统的物理层核心，其架构决定了信号从天线到基带的完整处理路径。在高速数字电路与射频电路共存的PCB环境中，数字噪声通过电源平面、地平面、空间辐射及信号耦合等途径进入射频链路，最终劣化系统灵敏度、误码率等关键指标。理解收发信机的基本架构、关键性能指标的定义与测试方法，以及射频链路对噪声的敏感度分布，是进行RF PCB噪声抑制设计的前提。本章将系统梳理这些基础概念，并重点分析数字噪声在射频链路中的传导路径与影响机制。

2.1 射频收发信机架构解析

射频收发信机架构经历了从超外差到零中频、从模拟到软件定义无线电的演进。当前主流架构包括超外差架构、零中频架构和直接射频采样架构。超外差架构通过多次变频将射频信号逐步搬移到低频，具有优异的邻道选择性和动态范围，但需要多个滤波器与混频器，硬件复杂度高。零中频架构将射频信号直接下变频到基带，省去了中频滤波器，集成度高、功耗低，但存在直流偏移、I/Q失配和偶次谐波干扰等问题。直接射频采样架构利用高速ADC直接对射频信号采样，架构最简洁，但对ADC的采样率和线性度要求极高。

从噪声敏感度角度分析，接收链路的前端（LNA之前）对噪声最为敏感，因为任何叠加在有用信号上的噪声都会被后续各级放大。发射链路中，PA的输出级对电源噪声敏感，因为PA工作在大信号状态，电源纹波会直接调制到射频载波上，产生邻道泄漏。本振（LO）的相位噪声对收发链路都有影响，接收时表现为倒易混频，发射时表现为频谱扩展。

2.2 关键性能指标定义与工程意义

射频链路的关键性能指标是衡量系统优劣的标尺，也是噪声影响评估的基准。灵敏度（Sensitivity）定义为在给定信噪比条件下，接收机能够检测到的最小信号功率。其计算公式为：

Sensitivity(dBm) = -174dBm/Hz + NF(dB) + 10log10(BW) + SNR_min(dB)

其中-174dBm/Hz是室温下的热噪声功率谱密度，NF为接收链路总噪声系数，BW为等效噪声带宽，SNR_min为解调所需最小信噪比。噪声系数（NF）定义为输入信噪比与输出信噪比的比值，级联系统的噪声系数由Friis公式给出：

NF_total = NF1 + (NF2-1)/G1 + (NF3-1)/(G1*G2) + ...

动态范围（DR）指接收机能够处理的最大信号与最小可检测信号之比，常用无杂散动态范围（SFDR）衡量，受限于三阶交调截点（IIP3）和噪声底。误差矢量幅度（EVM）是数字调制信号质量的综合度量，反映实际星座点与理想星座点的偏差，受相位噪声、IQ不平衡、非线性失真和噪声的共同影响。

指标	定义	对噪声的敏感度	典型测试方法
灵敏度	最小可检测信号功率	高——直接受噪声底影响	信号源+功率计，逐步降低信号电平
噪声系数	输入/输出SNR比值	高——噪声性能的直接度量	Y因子法或噪声系数分析仪
动态范围	最大/最小可处理信号比	中——受噪声底和非线性共同影响	双音测试，测量IMD3
EVM	星座点误差矢量幅度	中——受相位噪声和底噪影响	矢量信号分析仪解调测量

2.3 射频链路噪声敏感度分布与关键节点

射频链路对噪声的敏感度并非均匀分布，而是呈现明显的节点特征。接收链路中，LNA输入端的等效噪声底决定了系统灵敏度的上限，该节点的噪声敏感度最高。LNA之后各级的噪声贡献按Friis公式逐级衰减，因此LNA的增益和噪声系数设计至关重要。混频器对本振噪声敏感，本振信号的相位噪声会直接叠加到中频信号上，且无法通过后续滤波消除。

发射链路中，PA的电源引脚对低频噪声敏感，电源纹波会通过PA的非线性产生AM-PM转换，导致EVM恶化。DAC的输出滤波器的带外抑制能力决定了发射频谱模板的满足程度。此外，收发共用的T/R开关和天线端口的阻抗匹配状态会影响噪声的反射与再辐射。

2.4 数字噪声对射频链路的耦合机制与案例分析

高速数字电路产生的噪声主要通过三种路径耦合到射频链路：传导耦合、辐射耦合和共阻抗耦合。传导耦合指数字噪声通过电源平面、地平面或信号线直接传导至射频电路；辐射耦合指数字信号线作为天线向外辐射电磁波，被射频走线或器件接收；共阻抗耦合指数字电路和射频电路共用同一段地平面或电源平面，数字电流在该段阻抗上产生压降，叠加到射频电路的工作点上。

以一个实际的2.4GHz WiFi模块为例，该模块在PCB上同时集成了射频前端和DDR3存储器接口。初始设计中，DDR3的数据线走线经过射频LNA下方，且电源平面未做分割。实测灵敏度为-70dBm，比规格要求低8dB。通过近场探头扫描发现，LNA输入端的2.4GHz频段噪声底比预期高15dB，且噪声频谱与DDR3时钟频率（400MHz）的谐波吻合。

分析判断过程：首先确认DDR3时钟的6次谐波（2.4GHz）正好落在WiFi工作频段内。其次，通过断开DDR3电源验证噪声来源，发现断开后灵敏度恢复至-78dBm。进一步检查PCB布局，发现DDR3数据线在LNA下方穿越，且地平面在LNA区域存在狭缝，导致回流路径不连续。

实际操作步骤：1）将DDR3数据线重新布线，避开LNA区域，保持至少5mm间距；2）在LNA下方增加完整地平面，填补狭缝；3）在DDR3电源入口增加磁珠和去耦电容，抑制高频噪声；4）在LNA电源引脚增加RC滤波，截止频率设为100kHz。整改后实测灵敏度恢复至-78dBm，EVM从8%改善至3.5%。

2.5 常见误区与设计复盘

在射频链路噪声设计中，常见误区包括：一是认为只要射频电路自身布局合理，数字噪声就不会影响，忽略了电源平面和地平面的公共阻抗耦合；二是过度依赖屏蔽罩，而忽视了屏蔽罩内部的谐振问题；三是将噪声系数优化等同于单纯降低LNA的NF，忽略了前级滤波器的插入损耗和阻抗匹配对噪声的影响；四是在灵敏度测试时未考虑测试环境的电磁干扰，导致测试结果失真。

设计复盘要点：首先，在项目启动阶段就应进行噪声预算分配，明确各级电路的噪声贡献上限。其次，PCB布局时应优先确定射频信号路径，再规划数字电路区域，两者之间设置物理隔离带。第三，电源分配网络（PDN）设计应同时考虑低频去耦和高频抑制，使用不同容值的电容组合覆盖宽频带。最后，在测试验证阶段，应使用频谱仪和近场探头定位噪声源，而不是盲目修改电路。