3、DRC检查概述：DRC的定义、在射频PCB设计中的特殊要求、与普通数字PCB DRC的差异
DRC（Design Rule Check，设计规则检查）是PCB设计流程中从“画得出来”走向“做得出来、用得好”的关键闸门。对于射频PCB而言，DRC不仅仅是验证线宽、线距、钻孔尺寸等制造可行性约束，更承担着验证阻抗连续、隔离度、寄生耦合、回流路径完整性等电气性能的职责。普通数字PCB的DRC主要关注“能不能制造、会不会短路”，而射频PCB的DRC必须进一步回答“在制造完成后，电路是否还能保持预期的射频性能”。这种本质差异，决定了射频DRC在规则体系、检查策略、工具配置和评审流程上都有显著不同的要求。
上图展示了射频PCB DRC检查的三大支柱及其与普通数字PCB DRC的差异。制造性DRC保证板子“做得出来”，电气性能DRC保证板子“用得好”，工程评审DRC保证设计“经得起推敲”。三者缺一不可，共同构成射频PCB的完整DRC体系。下面从定义、特殊要求和差异三个维度展开详细讲解。
3.1 DRC的核心定义与工程本质
DRC（Design Rule Check）是一套基于几何与物理约束的自动化验证方法，其本质是将设计规则（Design Rules）转化为计算机可执行的检查脚本，对PCB版图中的走线、过孔、焊盘、铜箔、丝印、阻焊等元素进行逐项比对，发现违反规则的位置并报告给设计者。在工程实践中，DRC规则通常来源于三个渠道：PCB制造商的工艺能力（如最小线宽、最小间距）、元器件封装的数据手册（如焊盘尺寸、引脚间距）、以及设计团队自身的经验积累（如射频走线距地间距、屏蔽过孔间距等）。
DRC的检查对象不仅包括静态的几何图形，还包括动态的电气属性。例如，一条微带线的阻抗不仅取决于线宽，还取决于介质层厚度、介电常数、铜箔厚度以及参考平面的连续性。因此，现代EDA工具（如Cadence Allegro、Mentor Xpedition、Altium Designer）中的DRC已经超越了简单的几何检查，扩展到了阻抗计算、回流路径分析、串扰评估等电气规则检查（ERC，Electrical Rule Check）领域。对于射频PCB设计，这种电气层面的DRC往往比几何DRC更为关键。
3.2 射频PCB DRC的特殊要求
射频电路的工作频率通常在数百MHz到数十GHz范围，其波长与PCB物理尺寸可比拟，导致电磁场分布、寄生参数、辐射效应等对电路性能产生显著影响。因此，射频PCB的DRC规则体系必须额外覆盖以下五个特殊维度：
| 特殊维度 | 典型DRC规则示例 | 违反后果 |
|---|---|---|
| 阻抗控制 | 50Ω微带线宽公差±5%；差分对线宽/间距匹配；参考平面完整性检查 | 阻抗失配导致反射、驻波比恶化、增益下降 |
| 回流路径 | 射频走线下方必须连续参考地；禁止跨分割；过孔回流路径检查 | 回流面积增大，辐射增强，串扰加剧 |
| 隔离与屏蔽 | 敏感信号间距≥3倍线宽；屏蔽过孔间距≤λ/20；腔体边缘地过孔密度 | 通道间隔离度下降，本振泄漏，邻道干扰 |
| 寄生参数 | 过孔残桩长度限制；焊盘与地间距；高频走线禁止直角 | 寄生电感/电容引起谐振、滤波特性偏移 |
| 电源完整性 | 射频电源去耦电容放置距离；电源平面阻抗；地弹噪声检查 | 电源噪声调制射频信号，相位噪声恶化 |
以阻抗控制为例，普通数字PCB中50Ω走线的线宽公差通常为±20%即可满足要求，但在射频PCB中，±5%的线宽公差可能导致阻抗变化超过±3Ω，进而引起明显的信号反射。因此，射频DRC规则中必须包含基于叠层结构的阻抗计算模型，并针对不同层、不同介质厚度设置独立的线宽规则。同时，参考平面的完整性检查也至关重要——如果射频走线下方有电源分割或地平面开槽，即使线宽完全正确，实际阻抗也会偏离设计值。
3.3 与普通数字PCB DRC的差异对比
普通数字PCB的DRC主要围绕制造可行性和基本电气连接展开，而射频PCB的DRC则深入到电磁场和电路性能层面。两者的差异可以从规则体系、检查策略、工具配置、评审流程四个维度进行系统对比：
| 对比维度 | 普通数字PCB DRC | 射频PCB DRC |
|---|---|---|
| 规则数量与复杂度 | 50~200条，以几何规则为主 | 300~800条，包含大量电气规则和自定义规则 |
| 检查对象 | 走线、过孔、焊盘、丝印、阻焊 | 上述对象 + 阻抗结构、参考平面、屏蔽结构、寄生参数 |
| 规则优先级 | 制造规则 > 电气规则 | 电气性能规则 > 制造规则（在可制造前提下） |
| 检查方式 | 全自动批量运行，一键修复 | 分层分模块检查，人工判断+工具辅助 |
| 错误处理 | 0 Error 即通过 | 0 Error 是基础，还需仿真验证和实测对比 |
| 工具配置 | 默认规则模板即可 | 需定制阻抗模型、叠层参数、射频专用规则 |
| 评审流程 | DRC报告存档即可 | 需组织射频工程师、Layout工程师、工艺工程师三方评审 |
一个典型的差异场景是“走线间距”规则。在普通数字PCB中，0.2mm的线间距通常已经足够安全；但在射频PCB中，两条相邻的射频走线即使满足0.2mm的制造间距，也可能因为电磁耦合导致隔离度不足。因此，射频DRC规则中会针对不同频段、不同功率等级设置更严格的间距要求，例如2.4GHz频段下，射频走线间距至少为0.5mm或3倍线宽，且中间需要增加地过孔隔离。
3.4 射频DRC检查的操作流程与实战案例
射频PCB的DRC检查不能像数字PCB那样“一键跑完、全部修复”，而必须采用分层递进的检查策略。推荐的工程流程如下：
- 叠层与阻抗规则预检：在布局前，先确认叠层结构、介质厚度、铜箔厚度等参数，并计算各层目标阻抗对应的线宽范围。将计算结果写入DRC规则库。
- 布局阶段DRC：检查关键器件摆放、射频走线路径规划、敏感电路隔离区域划分。此阶段主要检查“大格局”问题，如射频电路与数字电路的距离、屏蔽罩的完整性等。
- 布线阶段DRC：随着布线进行，持续运行在线DRC，重点检查阻抗控制、回流路径、过孔配置、走线间距等。此阶段需要人工介入判断每一条Warning。
- 完成阶段全量DRC：布线完成后，运行全量DRC，包括制造规则、电气规则、自定义规则。生成完整的DRC报告，分类统计Error和Warning。
- 仿真验证与评审：对DRC报告中的关键项进行电磁仿真验证（如HFSS、ADS），确认实际性能满足指标。最后组织三方评审，签署DRC豁免或整改意见。
针对上述案例，设计团队的处理过程如下：首先，对于2处走线间距不足的Error，通过调整走线路径，将间距扩大到0.35mm，同时增加了一排接地过孔进行隔离。其次，对于过孔到焊盘距离过近的Error，通过移动过孔位置解决。对于12处参考平面不连续的Warning，经过分析发现其中8处位于射频走线下方有电源分割区域，通过调整电源平面形状，确保射频走线下方有完整的地平面；另外4处位于走线换层区域，通过增加回流过孔解决。对于屏蔽过孔间距过大的Warning，将过孔间距从1.2mm缩小到0.8mm（λ/20@5GHz约为3mm，0.8mm满足要求）。对于电源去耦电容距离过远的Warning，将电容移动到距离芯片电源引脚1.5mm以内。
整改后重新运行DRC，0 Error，Warning减少到5处。随后进行电磁仿真验证，结果显示射频通道的插入损耗从原来的-1.8dB改善到-1.2dB，隔离度从-25dB改善到-35dB，达到了设计指标。这个案例说明，射频DRC的每一个Warning都值得认真对待，因为它们往往指向真实的性能风险。
3.5 常见误区与总结复盘
在射频PCB DRC检查中，设计团队常犯以下四类错误：
- 误区一：将所有Warning都视为可忽略项。数字PCB的Warning通常不影响制造和基本功能，但射频PCB的Warning往往与性能直接相关。建议建立Warning分级制度，将Warning分为“必须整改”“建议整改”“可选优化”三级。
- 误区二：过度依赖自动修复功能。EDA工具的自动修复功能主要针对几何规则，对于电气规则（如阻抗、回流）无法自动修复。自动修复有时会破坏射频性能，例如自动加宽走线可能改变阻抗。
- 误区三：DRC规则库一成不变。不同频段、不同功率等级、不同工艺的射频PCB，其DRC规则应有差异。建议按项目类型建立规则模板库，定期更新。
- 误区四：DRC通过后不再进行仿真验证。DRC只能验证“规则是否被遵守”，不能验证“性能是否达标”。DRC通过后，必须对关键射频通道进行电磁仿真，必要时进行实物测试。
总结而言，射频PCB的DRC检查是一项需要深厚射频理论功底、丰富Layout经验和严谨工程态度的综合性工作。设计团队应当建立“规则库定制→分层检查→人工判断→仿真验证→评审闭环”的完整流程，将DRC从“被动找错”转变为“主动设计质量管控”。在实际项目中，建议为每个射频PCB项目建立独立的DRC检查清单，记录每一条规则的来源、判定标准和历史修改记录，这样既能保证设计一致性，也能为后续项目积累宝贵经验。