4、电源完整性基础：电源分配网络（PDN）、目标阻抗、去耦电容、电源噪声来源

在射频PCB多层板设计中，电源完整性（PI）与信号完整性（SI）及电磁兼容（EMC）紧密耦合。射频电路对电源噪声极其敏感——电源线上的纹波和阻抗波动会直接调制到射频载波上，产生相位噪声和杂散发射。本章从电源分配网络（PDN）的物理本质出发，建立目标阻抗设计方法，深入解析去耦电容的频域行为，并系统梳理电源噪声的来源与耦合路径，为后续射频性能优化奠定理论基础。

4.1 电源分配网络（PDN）的物理架构与阻抗特性

核心原理：从理想电源到实际PDN

理想电源应保持恒定电压、零输出阻抗，但实际PDN由多个物理层叠构成：电压调节模块（VRM）、PCB电源/地平面、过孔、去耦电容、芯片封装及片内电网。每一级都引入寄生电阻、电感和电容，形成复杂的谐振网络。在射频频段（通常>100MHz），PCB平面的分布电感和电容效应主导PDN行为，而VRM因带宽限制（通常<100kHz）几乎不起作用。

PDN的阻抗频率响应呈现多个谐振峰：低频段由VRM输出电容和Bulk电容决定，中频段由陶瓷电容阵列决定，高频段则由平面电容和封装寄生决定。射频电路对PDN的敏感点在于：任何阻抗峰值都会导致电源电压波动，进而通过晶体管的工作点变化产生AM/PM噪声。

目标阻抗的定义与计算方法

目标阻抗（Z_target）是PDN设计的核心指标，定义为在最大瞬态电流变化（ΔI）下，允许的最大电源电压波动（ΔV）与ΔI的比值：

Z_target = (VDD × Ripple%) / ΔI_max

例如，某射频SoC工作电压1.8V，允许3%纹波（54mV），最大瞬态电流变化2A，则Z_target = 27mΩ。该阻抗需在DC至最高关注频率（通常为射频载波频率的10倍或数字逻辑的开关频率）范围内均满足。

判断方法：PDN阻抗仿真与测试

工程上采用两步验证：首先使用SIwave、PowerSI等工具进行三维电磁仿真，提取PDN阻抗曲线；然后使用VNA（矢量网络分析仪）通过专用测试夹具测量实际PCB的Z11参数。测试时需注意：VNA校准到PCB焊盘端，测量频率范围从10kHz到几GHz，使用低损耗探针台接触电源引脚。

常见误区：盲目增加电容数量

许多工程师认为电容越多越好，但实际中，过多并联同值电容会导致反谐振峰（anti-resonance）加剧。当两个不同容值的电容并联时，大电容的ESL与电容形成串联谐振，小电容的ESL与电容形成并联谐振，两者交叉点出现阻抗尖峰。正确做法是采用等比级数（如1nF、10nF、100nF、1μF）布置，并利用仿真验证整个频段无超过目标阻抗的尖峰。

4.2 去耦电容的频域行为与选型策略

核心原理：电容的寄生参数模型

实际电容等效为RLC串联电路：ESR（等效串联电阻）、ESL（等效串联电感）和C（电容值）。自谐振频率（SRF）由ESL和C决定：f_SRF = 1/(2π√(LC))。低于SRF时电容呈容性，高于SRF时呈感性。因此，单个电容只能在较窄频带内提供低阻抗路径。

射频PCB中常用的去耦电容包括：

• Bulk电容（10-470μF）：钽电容或电解电容，用于低频储能，SRF通常低于1MHz。
• 陶瓷电容（100nF-10μF）：X7R或X5R介质，SRF在1-50MHz，兼顾容量和频率。
• 射频专用电容（100pF-1nF）：C0G介质，ESL极低，SRF可达500MHz以上。
• 超高频电容（1-100pF）：0201封装，用于GHz频段去耦。

操作流程：去耦电容网络设计步骤

1. 确定目标阻抗曲线和频率范围（通常DC-10×f_clock）。
2. 选择Bulk电容满足低频段（<1MHz）阻抗需求。
3. 选择3-4种不同容值的陶瓷电容，覆盖1MHz-500MHz。
4. 使用仿真工具优化电容数量和摆放位置，确保无阻抗尖峰。
5. 在PCB布局中，将最小容值电容最靠近芯片电源引脚，依次向外布置。

案例拆解：5G射频收发信机的PDN优化

某5G基站射频收发信机工作在3.5GHz，核心芯片要求1.0V供电，最大瞬态电流变化3A，允许2.5%纹波（25mV）。初始设计采用4个100nF电容并联，仿真发现2.1GHz处出现180mΩ阻抗尖峰，导致VCO相位噪声恶化6dB。

分析过程：4个同值电容的ESL并联后总电感约120pH，与总电容400nF形成反谐振，尖峰频率恰好在2.1GHz。解决方案：改为1个1μF（Bulk）+ 2个100nF + 2个10nF + 2个1nF的组合，并利用仿真调整位置，使阻抗尖峰降至35mΩ以下。实际测试中，相位噪声在10kHz偏移处改善4.5dB，杂散发射降低8dB。

总结复盘：去耦电容选型要点

• 优先选择小封装（0201/0402）以降低ESL。
• 不同容值按10倍关系递减，避免反谐振。
• 射频敏感引脚（VCO、PLL）需额外增加100pF级电容。
• 仿真验证必须包含过孔和平面切割效应。

4.3 电源噪声来源与耦合路径分析

核心原理：三类主要噪声源

射频系统中的电源噪声可分为三类：传导噪声（通过电源线传播）、辐射噪声（通过空间耦合）和内部噪声（芯片自身产生）。传导噪声主要来自DC-DC开关纹波和数字逻辑开关电流；辐射噪声来自邻近高速信号线或天线；内部噪声包括VCO的电源推挤（pushing）和LNA的电源调制。

噪声耦合路径包括：

• 共享路径：多个电路共用同一电源平面，通过PDN阻抗耦合。
• 地弹：数字电路开关时，地平面电流产生电压降。
• 电磁耦合：电源平面与信号走线之间的容性/感性耦合。

判断方法：噪声源定位技术

使用频谱分析仪和近场探头扫描PCB表面，可以定位噪声辐射热点。具体步骤：

1. 将频谱仪设置为峰值保持模式，扫描100kHz-3GHz。
2. 使用近场探头（磁场探头）在电源平面区域移动，记录噪声强度分布。
3. 对比不同去耦配置下的噪声频谱，识别谐振频率。
4. 使用示波器（1GHz带宽以上）测量电源引脚纹波，时域波形可区分开关噪声和耦合噪声。

实战场景：DC-DC开关噪声对射频发射的影响

某物联网模块采用升压DC-DC（开关频率1.2MHz）为PA供电，发射频谱在1.2MHz和2.4MHz处出现明显杂散。初始方案在PA电源引脚并联100nF电容，但杂散仅降低3dB。进一步分析发现，DC-DC输出端到PA引脚的走线过长（约15mm），走线电感与100nF电容形成串联谐振，谐振频率约15MHz，无法有效滤除1.2MHz噪声。

改进措施：在DC-DC输出端增加10μF钽电容（ESR约100mΩ）抑制低频纹波；在PA引脚处增加LC滤波器（1μH电感+1μF电容），截止频率约5MHz；同时缩短走线至5mm以内。最终杂散降低22dB，满足FCC发射模板要求。

常见误区：忽略电源平面的分割效应

许多设计者为了隔离模拟和数字电源，将电源平面分割成多个区域。但分割线会破坏回流路径，导致高频噪声通过缝隙辐射。正确做法是使用完整的电源平面，通过去耦电容和磁珠在器件级别隔离。若必须分割，应在分割处放置桥接电容（0.1μF或1nF），为高频信号提供回流路径。

总结本章核心：PDN设计的目标是使电源阻抗在整个工作频段内低于目标值，去耦电容网络是控制阻抗的关键手段，而噪声源识别与耦合路径分析则是优化设计的前提。射频工程师应将电源完整性视为与信号完整性同等重要的设计维度，在原理图阶段就规划好去耦策略，在PCB布局阶段严格执行，并通过仿真和测试双重验证。