📚 课程目录第2章 SDR系统架构与信号链

SDR系统架构与信号链：射频前端、ADC/DAC、数字下变频/上变频、基带处理等模块的功能与参数关联

软件无线电（SDR）的核心思想是以可编程的数字硬件替代固定功能的模拟电路，而这一替代能否成功，取决于系统架构中每一个模块的参数是否匹配、链路是否协调。从天线接收到的微弱射频信号，到基带处理器可解析的比特流，中间要经历射频前端、模数/数模转换、数字上下变频和基带处理四个关键环节。任何一个环节的参数选择不当，都会导致整个链路性能的劣化。本章将系统拆解SDR信号链的各个模块，重点分析其功能边界、关键参数以及模块之间的耦合关系，帮助读者建立从“器件选型”到“系统联调”的完整工程视角。

2.1 射频前端：信号进入数字世界的“守门员”

核心原理

射频前端是SDR信号链的第一级，其作用是将天线接收到的微弱射频信号进行低噪声放大、滤波和频率变换，使其适合ADC进行采样。在发射链路中，射频前端则将DAC输出的模拟信号进行上变频、功率放大后送至天线。射频前端的核心指标包括噪声系数（NF）、三阶交调截点（IP3）、增益、带宽和镜像抑制比。这些参数直接决定了整个接收机的灵敏度和动态范围。

在SDR架构中，射频前端的设计趋势是“宽带化”和“零中频化”。宽带射频前端可以覆盖多个频段，减少硬件切换；零中频架构则省去了中频滤波器，将信号直接变换到基带，简化了链路。但零中频架构引入了直流偏置、I/Q失配和偶次谐波失真等问题，需要后续数字域进行校正。

判断方法与操作流程

射频前端的参数设计需要遵循“级联噪声系数”和“级联IP3”的计算方法。对于接收链路，第一级LNA的增益和NF对系统总NF贡献最大，因此LNA应具有低NF和高增益。但增益过高会导致后级混频器饱和，因此需要根据ADC的满量程输入功率进行增益分配。具体操作流程如下：

确定系统灵敏度要求，计算最大允许噪声系数：NF_max = 灵敏度 - (-174dBm/Hz) - 10log(BW) - SNR_min
根据ADC的满量程功率和期望回退量，确定ADC输入端的最大信号功率
从ADC输入端反向推算射频前端的最大增益：G_max = P_ADC_max - P_ant_max
根据级联NF公式，分配各级NF和增益指标
检查IP3指标，确保带外强干扰不会产生三阶交调落入带内

案例拆解：LTE 20MHz接收机射频前端设计

假设设计一个LTE 20MHz带宽的接收机，灵敏度要求为-100dBm，SNR要求为10dB。ADC选用14位、采样率122.88MHz的器件，满量程功率为+2dBm，期望回退8dB，则ADC输入功率为-6dBm。天线端最小信号为-100dBm，因此射频前端总增益为94dB。若LNA增益为20dB、NF为1.5dB，混频器增益为10dB、NF为8dB，中频滤波器插损为3dB，则级联NF约为2.1dB，满足灵敏度要求。此时需检查IP3：若带外存在-30dBm的干扰，三阶交调产物功率为2×(-30) + (-30) - IP3 = -90 - IP3，要低于底噪-174+10log(20M)+2.1+10 = -121.9dBm，则IP3需大于31.9dBm，这对LNA和混频器提出了较高要求。

常见误区：许多初学者只关注NF而忽略IP3，导致在强干扰环境下接收机阻塞。实际上，IP3和NF是相互制约的——提高LNA增益可以降低NF，但会恶化IP3。设计时必须在两者之间找到平衡点，必要时采用衰减器或自动增益控制（AGC）来调整链路增益。

2.2 ADC/DAC：模拟与数字世界的“桥梁”

核心原理

ADC将模拟信号转换为数字信号，DAC则执行逆过程。ADC的关键参数包括采样率、分辨率（位数）、无杂散动态范围（SFDR）、信噪比（SNR）、有效位数（ENOB）和时钟抖动。DAC的关键参数包括更新率、分辨率、SFDR和相位噪声。在SDR系统中，ADC/DAC的性能直接决定了信号的动态范围和频谱纯度。

采样定理是ADC设计的基石。对于带通信号，可以采用带通采样（欠采样）技术，将射频信号直接采样到中频或基带，从而省去模拟下变频级。但带通采样要求ADC的模拟输入带宽足够宽，且对时钟抖动极其敏感。过采样技术则可以提高SNR，因为量化噪声均匀分布在奈奎斯特带宽内，过采样可以将噪声分散到更宽的频带，再通过数字滤波滤除带外噪声。

判断方法与操作流程

ADC选型时，需要根据信号带宽和动态范围要求计算所需位数。理论SNR = 6.02N + 1.76dB（满量程正弦波输入），但实际ENOB通常低于标称位数。选择ADC时，应关注以下步骤：

确定信号带宽B和所需SNR，计算最小采样率fs ≥ 2B（低通）或按带通采样公式计算
根据信号最大功率与最小可检测功率之差，确定所需动态范围，换算为ENOB
检查ADC的SFDR是否满足系统对杂散的要求（如LTE邻道泄漏比ACLR）
评估时钟抖动对SNR的影响：SNR_jitter = -20log(2π × f_in × t_jitter)
考虑功耗、封装和接口速率（JESD204B/C或LVDS）

实战场景：多频段SDR接收机的ADC参数权衡

某SDR平台需要同时接收70MHz~6GHz的多个频段信号，瞬时带宽为100MHz。若采用低通采样，采样率需≥200MHz，但ADC的输入带宽需覆盖6GHz，这对ADC的模拟带宽和时钟抖动要求极高。实际方案采用带通采样，将采样率设为250MSPS，利用ADC的欠采样特性将不同频段的信号混叠到第一奈奎斯特区。此时需注意：带通采样要求信号带宽B ≤ fs/2，且信号中心频率f_c满足f_c = n×fs ± f_IF。例如，将2.4GHz信号采样到100MHz中频，需选择n=9，即2.4GHz = 9×250M - 100M。这种方案对ADC的模拟输入带宽要求≥2.4GHz，且时钟抖动需小于100fs，否则SNR将严重劣化。

经验提醒：在SDR设计中，ADC的SFDR往往比SNR更重要。因为SFDR决定了带外强信号产生的杂散是否会影响弱信号接收。例如，在存在-20dBm强干扰时，若ADC的SFDR为80dBc，则杂散功率为-100dBm，可能淹没-105dBm的弱信号。此时需要提高SFDR或增加模拟滤波来抑制干扰。

2.3 数字下变频/上变频：频率变换与速率匹配

核心原理

数字下变频（DDC）将ADC输出的高速中频数字信号变换为低速基带I/Q信号，由数字控制振荡器（NCO）、混频器、抽取滤波器和低通滤波器组成。数字上变频（DUC）执行逆过程，将基带I/Q信号插值、滤波并搬移到中频。DDC/DUC的核心参数包括NCO频率分辨率、抽取/插值因子、滤波器阶数和通带纹波。

DDC的抽取过程会降低数据速率，但必须满足抗混叠要求。抽取前需进行低通滤波，滤除带外噪声和镜像分量。抽取率M与输出速率fs_out的关系为：fs_out = fs_in / M。DUC的插值过程则需要在相邻样本间插入零值，再通过低通滤波去除镜像频谱。NCO的频率分辨率决定了载波频率的精度，通常采用相位累加器实现，分辨率 = fs / 2^N，其中N为相位累加器位数。

判断方法与操作流程

DDC/DUC参数设计的关键是确定抽取/插值因子和滤波器参数。操作流程如下：

确定ADC采样率fs_adc和基带信号带宽B
计算所需抽取率M = fs_adc / (2×B)（考虑滚降系数）
设计抽取滤波器：通带截止频率为B，阻带起始频率为fs_adc/(2M) - B，阻带衰减≥60dB
选择NCO频率：f_nco = f_if - f_base，确保混频后信号中心位于基带
对于DUC，插值率L = fs_dac / fs_base，设计插值滤波器抑制镜像

案例拆解：DDC参数对LTE信号EVM的影响

某SDR平台使用ADC采样率122.88MHz，接收LTE 20MHz信号（带宽18MHz，含保护带）。DDC抽取率设为4，输出速率30.72MHz。滤波器采用128阶FIR，通带纹波0.1dB，阻带衰减80dB。实测EVM为1.2%，满足LTE要求。若将抽取率改为8，输出速率15.36MHz，则滤波器过渡带变窄，需要更高阶数才能达到相同阻带衰减，否则EVM恶化至2.8%。这说明抽取率的选择直接影响滤波器复杂度和信号质量。实际设计中，应优先选择2的幂次抽取率，以便于多级实现和降低计算量。

参数关联要点：DDC的抽取率与ADC采样率、基带带宽三者必须满足：fs_adc / M ≥ 2×B×（1+α），其中α为滚降系数。若抽取率过大导致输出速率低于奈奎斯特率，将产生混叠失真。同理，DUC的插值率与DAC采样率、基带速率的关系为：fs_dac = L × fs_base，且fs_dac需满足DAC的更新率要求。

2.4 基带处理：算法与硬件的协同

核心原理

基带处理是SDR信号链的最后一环，负责完成调制解调、信道编码、同步、均衡、MIMO检测等算法。基带处理器的性能取决于计算能力（MAC/s）、内存带宽和算法效率。在SDR架构中，基带处理通常由FPGA、DSP或通用处理器（GPP）实现，不同平台在灵活性、实时性和功耗之间各有取舍。

基带处理与前端模块的参数关联主要体现在数据接口速率和时延预算上。DDC输出的I/Q数据速率决定了基带处理器的输入吞吐量；基带处理产生的控制信号（如AGC增益、NCO频率调整）需要反馈到前端，形成闭环。时延预算包括ADC转换时延、DDC滤波时延、基带处理时延和DAC转换时延，对于TDD系统，时延必须满足上下行切换时间要求。

判断方法与操作流程

基带处理器的选型需要根据算法复杂度和实时性要求进行估算。操作流程如下：

列出所需算法及其计算量（如FFT、Viterbi译码、MIMO检测）
计算总计算量：总MAC/s = 各算法MAC/s之和 × 数据速率
评估FPGA资源（LUT、DSP48、BRAM）或DSP的MAC/s能力
检查接口速率：基带输入速率 = DDC输出速率 × 采样位数 × 2（I/Q）
验证时延：从天线到基带的端到端时延是否满足协议要求

实战场景：5G NR 100MHz带宽的基带处理需求

5G NR 100MHz带宽、子载波间隔30kHz、64QAM调制，物理层峰值速率约1.5Gbps。基带处理需完成FFT（4096点）、信道估计、均衡、LDPC译码等。估算计算量：FFT约需2.5 GMAC/s，均衡约需5 GMAC/s，LDPC译码约需20 GMAC/s，总计约30 GMAC/s。若采用Xilinx ZU28DR FPGA（含DSP48E2约4,272个，每个可执行25×18乘法），总MAC能力约4,272×2×500MHz = 4.27 TMAC/s，满足需求。但实际设计中还需考虑内存带宽和布线资源，通常利用率不超过60%。

常见误区：基带处理能力不足时，许多工程师首先想到升级处理器，而忽略了前端参数优化。例如，通过降低DDC输出速率（减少过采样率）可以减轻基带负担，但会牺牲抗混叠性能。正确的做法是系统级联调：先优化射频前端增益分配，再调整ADC采样率，最后评估基带算法复杂度，找到全局最优解。

2.5 信号链参数关联与系统联调

核心原理

SDR系统设计的本质是参数匹配。射频前端的增益、ADC的满量程、DDC的抽取率、基带的处理能力，任何一个参数的变化都会影响其他模块。系统联调的目标是确保整个链路在最大信号和最小信号条件下都能正常工作，同时满足EVM、ACLR、灵敏度等系统指标。

联调的关键是建立“增益预算表”和“噪声预算表”。增益预算表列出从天线到基带每一级的增益/损耗，确保信号电平在各级的合理范围内；噪声预算表列出每一级引入的噪声，计算总NF。此外，还需建立“时延预算表”，确保TDD系统的收发切换时间满足要求。

判断方法与操作流程

系统联调的操作流程如下：

使用信号源和频谱仪测量射频前端各节点的增益和NF
使用ADC测试码分析ENOB、SFDR，确认ADC性能达标
通过FPGA逻辑分析仪抓取DDC输出数据，验证I/Q幅度和相位一致性
使用矢量信号分析仪（VSA）测量基带信号的EVM、频率误差
调整AGC阈值、NCO频率和滤波器系数，迭代优化直至指标满足

案例拆解：SDR接收机灵敏度劣化排障

某SDR接收机在实验室测试时，灵敏度比理论值差8dB。排查过程：首先用频谱仪测量射频前端输出，发现LNA增益正常，但混频器输出端出现一个-50dBm的杂散信号。进一步分析发现，该杂散来自ADC时钟的谐波通过电源耦合到射频前端。解决措施：在ADC时钟输入端增加滤波器，并在射频前端电源引脚增加去耦电容。修复后灵敏度恢复至理论值。此案例说明，SDR系统的性能不仅取决于模块参数，还受电磁兼容（EMC）和电源完整性影响，联调时必须关注跨模块的干扰路径。

总结复盘：SDR信号链设计应遵循“先链路预算，后模块选型，再系统联调”的顺序。链路预算包括增益、噪声、时延和功率四个维度。模块选型时，不要孤立追求单个器件的极致性能，而应关注参数之间的匹配。联调时，建议使用自动化测试脚本，快速扫描AGC增益、NCO频率等参数，绘制性能曲面，找到最优工作点。

参数	射频前端	ADC/DAC	DDC/DUC	基带处理
增益/幅度	增益分配、AGC范围	满量程、回退量	滤波器增益	自动增益控制(AGC)
频率/带宽	中心频率、带宽	采样率、输入带宽	NCO频率、抽取率	符号速率、子载波间隔
噪声/失真	NF、IP3	SNR、SFDR、ENOB	量化噪声、滤波器纹波	EVM、BER
时延	模拟滤波器群时延	转换时延	滤波器群时延	处理时延、缓冲时延
控制接口	SPI/I2C（增益、频点）	SPI（配置）	寄存器（NCO、抽取率）	驱动接口（DMA、AXI）

通过上表可以看出，SDR信号链的每个模块都不是孤立的。例如，AGC增益调整会改变射频前端的增益，进而影响ADC的输入功率和SFDR；NCO频率的调整会改变DDC的输出频谱位置，影响基带滤波器的设计。因此，在实际工程中，建议使用“参数矩阵”管理各模块的配置，将关键参数集中存储，并通过软件定义的方式动态调整，这正是SDR“软件可重构”优势的体现。