2、片上电感基础：物理结构、平面螺旋与堆叠电感、关键性能参数（L、Q、SRF）

在射频集成电路（RFIC）设计中，电感是不可或缺的无源器件，广泛用于阻抗匹配、谐振回路、滤波器、巴伦以及功率合成网络。与分立电感不同，片上电感直接制造在半导体衬底之上，其物理结构、损耗机制和寄生效应与工艺紧密耦合。理解片上电感的基本结构、类型差异以及核心性能参数，是进行后续模型提取与实测验证的前提。本章将系统梳理片上电感的物理实现方式，重点对比平面螺旋电感与堆叠电感的工程特性，并深入解析电感值（L）、品质因数（Q）与自谐振频率（SRF）三个关键指标的定义、物理来源及设计权衡。

上图展示了片上电感设计的核心要素：物理结构决定了几何参数与寄生分布，而寄生效应直接制约了L、Q和SRF三个关键指标。实际工程中，设计者需要在面积、性能与工艺可行性之间反复权衡。以下各节将逐一展开这些内容。

2.1 片上电感的物理结构与实现工艺

2.1.1 核心原理：从平面线圈到三维集成

片上电感的基本原理是利用金属线圈中流过的电流产生磁通量，从而存储磁能。在标准CMOS或SiGe BiCMOS工艺中，顶层厚金属（通常为铝或铜）被用来绕制线圈，以降低串联电阻。电感的主要物理参数包括：线圈圈数（N）、外径（D）、金属线宽（W）、金属间距（S）以及内径（d）。这些几何参数直接决定了电感值的大小和分布参数的特性。

从电磁场角度看，片上电感的感值由两部分贡献：一是金属线圈自身的自感，二是相邻线圈之间的互感。对于平面螺旋结构，总电感可以近似表示为：

L_total ≈ L_self + Σ M_ij

其中L_self为各段金属的自感之和，M_ij为不同段之间的互感（同向电流为正互感，反向为负互感）。由于片上电感通常为单端口或双端口结构，电流方向一致，互感为正，因此增加圈数可以显著提升电感值。

2.1.2 平面螺旋电感的结构特征

平面螺旋电感是最常见的片上电感形式，其金属线圈在同一平面内绕制，呈方形、八边形或圆形。方形螺旋因版图设计规则简单、面积利用率高而被广泛采用。八边形和圆形结构虽然Q值略高，但版图绘制复杂度增加，且部分工艺不支持45°或圆弧走线。

平面螺旋电感的关键设计变量包括：

• 圈数N：通常为2~8圈，圈数越多电感值越大，但金属损耗和寄生电容也随之增加。
• 金属线宽W：增大线宽可降低串联电阻，但会增加线圈占用面积和寄生电容，且在高频下受趋肤效应限制，线宽超过一定值后收益递减。
• 金属间距S：减小间距可提高互感耦合，但会增加层间寄生电容和工艺制造难度。
• 外径D与内径d：外径决定整体面积，内径过小会导致中心区域磁通密度过高，增加邻近效应损耗。

平面螺旋电感通常采用顶层厚金属（如3~4μm铝或铜）制作，底层金属用于制作引出线（undepass）或交叉桥接（air bridge），以避免与线圈产生不必要的耦合。

2.1.3 堆叠电感的结构与优势

堆叠电感（Stacked Inductor）利用多层金属的垂直空间，将线圈分布在两层或多层金属上，通过通孔（via）串联连接。这种结构在相同平面面积下可以获得更大的电感值，或者实现更紧凑的版图布局。堆叠方式主要有两种：

1. 串联堆叠：上下两层金属各自绕制半圈或一圈，通过通孔连接形成完整线圈。这种方式可以增加有效圈数，但层间电容会显著增大。
2. 并联堆叠：上下两层金属绕制相同形状的线圈，在端口处并联连接。这种方式等效于加宽金属线，降低串联电阻，但电感值基本不变。

堆叠电感的优势在于面积效率高，适合面积受限的射频前端设计。然而，其代价是层间寄生电容增大，导致SRF下降，且通孔电阻和工艺对准误差会引入额外损耗。因此，堆叠电感通常用于频率较低（如2~5GHz）或对面积极度敏感的场景。

2.1.4 结构对比与选型建议

对比维度	平面螺旋电感	堆叠电感
面积效率	较低，单层占用面积大	较高，利用垂直空间
Q值（同电感值）	较高（顶层金属，损耗小）	较低（层间电容和通孔损耗）
SRF	较高（寄生电容小）	较低（层间电容大）
工艺复杂度	简单，单层金属	需要通孔对准，多层金属
典型应用	LNA、VCO、PA匹配网络	面积受限的滤波器、Balun

选型时，若工作频率高于5GHz且面积允许，优先选择平面螺旋结构；若频率低于3GHz且面积紧张，可考虑堆叠结构。此外，还需关注工艺提供的电感模型精度——PDK中通常包含经过硅验证的平面螺旋电感模型，而堆叠电感模型可能不够完善，需要额外进行电磁仿真验证。

2.2 关键性能参数：L、Q与SRF

2.2.1 电感值L：定义与频率特性

电感值L是片上电感最基本的参数，定义为通过电感的磁通量与电流之比。在低频下，L近似为常数；但随着频率升高，趋肤效应导致电流分布变化，同时寄生电容开始起作用，使得有效电感值发生改变。工程上通常用Y参数或Z参数提取电感值：

L_eff = imag(1/Y11) / (2πf)   （单端口）

或对于双端口网络：

L_eff = imag(Z12) / (2πf)

在低于SRF的频率范围内，L_eff随频率缓慢变化。设计时需确保在目标频段内L值满足电路需求，并留有足够的SRF裕量（通常要求SRF > 3×工作频率）。

2.2.2 品质因数Q：损耗的综合体现

品质因数Q定义为电感存储的无功功率与损耗的有功功率之比，是衡量电感能量效率的核心指标。Q值的表达式为：

Q = 2π × (峰值磁能 - 峰值电能) / 每周期的能量损耗

在工程计算中，常用以下公式从单端口阻抗提取：

Q = imag(Z11) / real(Z11)

Q值受多种损耗机制影响：

• 金属串联电阻Rs：由金属的有限电导率引起，随频率升高因趋肤效应而增大。
• 衬底损耗：线圈产生的交变磁场在硅衬底中感应涡流，产生能量损耗。衬底电阻率越低，损耗越大。
• 寄生电容：虽然不直接消耗能量，但会存储电能，降低Q值（尤其在接近SRF时）。

Q值随频率呈先升后降的趋势：低频时，感抗占主导，Q随频率线性上升；高频时，寄生电容和衬底损耗加剧，Q达到峰值后下降。设计目标通常是在工作频率附近获得最大Q值。

2.2.3 自谐振频率SRF：寄生电容的极限

自谐振频率SRF是电感与寄生电容发生并联谐振的频率点。在SRF处，电感的感抗与寄生电容的容抗相等，阻抗呈现纯阻性且幅值最大。超过SRF后，电感表现为电容特性，不再具有储能功能。SRF的近似表达式为：

SRF ≈ 1 / (2π√(L × C_parasitic))

其中C_parasitic包括金属线圈与衬底之间的氧化层电容（Cox）、线圈层间电容（Cs）以及端口间电容。减小寄生电容的方法包括：使用顶层厚金属（增大与衬底距离）、采用悬空或屏蔽地（patterned ground shield）、优化线圈几何形状以减少相邻金属间的耦合。

2.2.4 参数间的相互制约与设计权衡

L、Q和SRF三者之间存在内在矛盾：增大电感值通常需要增加圈数或面积，但这会增大寄生电容和串联电阻，导致Q和SRF下降。反之，追求高Q值需要宽金属和低损耗衬底，但会占用更大面积并降低SRF。设计者需要根据具体应用场景确定优先级：

• 低噪声放大器（LNA）：输入匹配电感要求高Q以降低噪声系数，但电感值通常较小（1~5nH），SRF容易满足。
• 压控振荡器（VCO）：谐振电感要求高Q以改善相位噪声，同时需要可调范围，电感值适中（2~10nH）。
• 功率放大器（PA）：输出匹配电感需承受大电流，要求低串联电阻和高SRF，但Q值要求相对宽松。

实际设计中，通常先根据电路拓扑确定目标L值，然后通过电磁仿真扫描几何参数（N、W、S、D），在满足SRF约束的前提下最大化Q值。

2.3 案例拆解：2.4GHz LNA输入匹配电感设计

2.3.1 设计背景与初始指标

某2.4GHz低噪声放大器（LNA）采用源极电感负反馈结构，需要设计一个源极退化电感Ls（约0.8nH）和栅极匹配电感Lg（约8nH）。工艺为0.18μm RFCMOS，顶层金属厚度3μm，衬底电阻率10Ω·cm。设计目标：Ls的Q值>15，Lg的Q值>10，两者SRF均需大于8GHz。

2.3.2 初始设计与仿真分析

首先在PDK中选取平面螺旋电感pcell，设置初始参数：

Ls: N=2, W=15μm, S=2μm, D=120μm
Lg: N=5, W=10μm, S=2μm, D=200μm

电磁仿真结果（2.4GHz）：

参数	Ls	Lg
L_eff (nH)	0.82	8.3
Q	18.2	8.5
SRF (GHz)	14.5	6.2

Ls满足要求，但Lg的Q值偏低且SRF不足（6.2GHz < 8GHz）。分析原因：Lg圈数多、外径大，导致寄生电容过大，同时金属线较窄增加了串联电阻。

2.3.3 优化迭代过程

针对Lg进行参数优化：

1. 增大线宽：将W从10μm增至15μm，串联电阻降低，但面积增大，寄生电容略有增加。
2. 调整圈数与外径：保持L≈8nH，将N从5减至4，同时增大D至240μm，以降低圈间电容。
3. 采用八边形结构：八边形比方形具有更短的导线长度和更小的寄生电容，但需确认工艺支持。

优化后仿真结果：

Lg_opt: N=4, W=15μm, S=2μm, D=240μm, 八边形
L_eff = 8.1nH, Q = 12.3, SRF = 9.8GHz

Q值提升至12.3，SRF达到9.8GHz，满足设计要求。代价是面积从0.04mm²增至0.06mm²，但仍在预算内。

2.3.4 案例复盘与经验总结

本案例揭示了片上电感设计的典型迭代路径：当Q和SRF不达标时，优先调整线宽和圈数，而非盲目增大面积。同时，结构选择（方形vs八边形）对高频性能影响显著。实测验证阶段还需考虑工艺偏差（如金属厚度变化、介电常数波动），建议在关键频点预留10%的设计裕量。

2.4 常见误区与设计总结

2.4.1 常见误区

• 误区一：认为圈数越多越好。圈数增加虽然提升L，但Q值下降迅速，且SRF显著降低。实际设计中，应优先考虑大外径、少圈数的结构。
• 误区二：忽略衬底损耗。低电阻率衬底（如10Ω·cm以下）会严重恶化Q值，此时应考虑使用高电阻率衬底工艺或PGS技术。
• 误区三：SRF裕量不足。有些设计只关注工作频点的L和Q，忽略了SRF，导致在温度或工艺角变化时电感进入容性区，电路失效。
• 误区四：堆叠电感盲目使用。堆叠结构虽然节省面积，但层间电容大，SRF低，不适合高频段（>6GHz）应用。

2.4.2 设计流程总结

一个完整的片上电感设计流程包括：

1. 根据电路需求确定目标L、Q和SRF指标。
2. 选择结构类型（平面螺旋或堆叠）和几何形状（方形、八边形）。
3. 利用PDK pcell或电磁仿真工具进行参数扫描。
4. 在目标频段内评估L、Q、SRF，并检查面积约束。
5. 进行工艺角仿真（SS、TT、FF）和温度仿真。
6. 版图实现后提取寄生参数，进行后仿真验证。
7. 流片后实测，与仿真结果对比，修正模型。