3、插损（Insertion Loss）基础：定义、单位、来源及对系统的影响
插损（Insertion Loss, IL）是射频前端设计中衡量信号通过某一无源或有源器件后能量损失程度的核心指标。在收发链路中，从天线到收发信机之间的每一个环节——滤波器、开关、双工器、低噪声放大器（LNA）前的匹配网络、功率放大器（PA）后的隔离器——都会引入插损。插损不仅直接削弱有用信号幅度，还会通过噪声系数级联公式恶化接收灵敏度，通过功率损耗降低发射效率。理解插损的本质来源，是进行指标分配和链路预算的前提。
3.1 插损的定义与单位
插损定义为信号通过某一器件或网络后，输出功率相对于输入功率的衰减量。在射频工程中，通常以对数形式表示，单位为分贝（dB）。其数学表达式为：
IL(dB) = 10·log₁₀(P_in / P_out) = P_in(dBm) - P_out(dBm)其中，P_in 为入射到器件端口的功率，P_out 为从器件输出端口测得的负载吸收功率。需要特别注意的是，插损测量必须在器件端口匹配（通常为 50Ω 系统）的条件下进行，否则测得的“插损”会混入失配带来的反射功率，导致结果失真。
在工程实践中，插损有时也用 S 参数表示。对于二端口网络，正向插损即为 |S₂₁| 的倒数取对数：
IL(dB) = -20·log₁₀|S₂₁|这里的 S₂₁ 是正向传输系数，其幅度小于 1（无源器件），因此 IL 为正值。对于有源器件如 LNA，S₂₁ 可能大于 1，此时称为增益而非插损。在射频前端指标分配中，插损通常指无源器件的损耗，而有源器件的损耗用噪声系数和增益来表征。
3.2 插损的三大物理来源
射频无源器件的插损并非单一机制，而是由三种物理损耗叠加而成。理解每种损耗的成因，有助于在器件选型和链路设计时做出针对性优化。
3.2.1 导体损耗（Conductor Loss）
导体损耗源于信号电流在金属导体（如微带线、腔体壁、引脚、焊盘）中流动时，因金属有限电导率而产生的焦耳热。在高频下，电流趋向于集中在导体表面，即趋肤效应（Skin Effect），有效导电截面积减小，等效电阻增大。趋肤深度 δ 与频率 f 的关系为：
δ = √(2 / (ω·μ·σ))其中，σ 为电导率，μ 为磁导率，ω = 2πf。例如，铜在 1 GHz 时趋肤深度约为 2.1 μm，在 10 GHz 时仅为 0.66 μm。这意味着频率越高，导体损耗越显著。
在工程中，导体损耗与以下因素相关：
- 金属材料：银（σ=6.3×10⁷ S/m）、铜（5.8×10⁷）、金（4.1×10⁷）、铝（3.8×10⁷）。金虽然电导率低于铜，但抗氧化性好，常用于高可靠性射频连接器。
- 表面粗糙度：粗糙表面增加实际电流路径长度，等效电阻上升。PCB 铜箔粗糙度（Rz）在 10 GHz 以上影响显著，建议选用低粗糙度铜箔（如 RTF、VLP 铜箔）。
- 传输线结构：微带线、带状线、共面波导的导体损耗不同。带状线因上下均有地平面，电流分布更均匀，但导体损耗通常高于同尺寸微带线。
3.2.2 介质损耗（Dielectric Loss）
介质损耗来自电磁波在介质材料（如 PCB 基板、陶瓷谐振器、塑料封装）中传播时，介质分子在交变电场下反复极化产生的能量耗散。介质损耗与材料的损耗角正切（tan δ）和介电常数（εr）直接相关：
α_d = (π·f·tanδ·√εr) / c其中，c 为光速。tanδ 越大，介质损耗越严重。常见射频板材的 tanδ 值如下：
| 材料 | 介电常数 εr | 损耗角正切 tanδ (10 GHz) | 典型应用 |
|---|---|---|---|
| FR-4 | 4.2~4.5 | 0.015~0.020 | 低频、消费电子 |
| Rogers RO4350B | 3.48 | 0.0037 | 5G 基站、汽车雷达 |
| Rogers RT/duroid 5880 | 2.20 | 0.0009 | 毫米波、卫星通信 |
| 陶瓷（LTCC） | 5.9~7.8 | 0.002~0.005 | 滤波器、双工器 |
在 1 GHz 以下，介质损耗通常小于导体损耗；但在 5 GHz 以上，尤其是使用 FR-4 时，介质损耗会迅速成为主导因素。这也是为什么高频 PCB 必须选用低损耗板材。
3.2.3 失配损耗（Mismatch Loss）
失配损耗并非由能量转化为热量，而是由于器件端口阻抗与系统特征阻抗（通常 50Ω）不匹配，导致部分入射功率被反射回源端，未能传输到负载。反射系数 Γ 与电压驻波比（VSWR）的关系为：
Γ = (Z_L - Z₀) / (Z_L + Z₀)VSWR = (1 + |Γ|) / (1 - |Γ|)失配损耗的计算公式为：
ML(dB) = -10·log₁₀(1 - |Γ|²)例如，当 VSWR = 1.5 时，|Γ| = 0.2，失配损耗约为 0.18 dB；当 VSWR = 2.0 时，|Γ| = 0.333，失配损耗约为 0.51 dB。在级联系统中，各级之间的失配还会产生多次反射，导致频率响应波动（纹波），这在宽带系统中尤为明显。
3.3 插损对射频系统性能的影响
插损对系统的影响是多维度的，既影响接收链路的灵敏度，也影响发射链路的效率和功耗，还会间接影响线性度和动态范围。
3.3.1 接收链路：噪声系数级联恶化
根据 Friis 噪声级联公式，接收链路的总噪声系数 NF_total 为：
NF_total = NF₁ + (NF₂-1)/G₁ + (NF₃-1)/(G₁·G₂) + ...其中，NF₁ 和 G₁ 是第一级（通常是天线开关或滤波器）的噪声系数和增益。对于无源器件，其噪声系数等于插损值（NF = IL），增益 G = -IL（即小于 1）。因此，前端无源器件的插损直接叠加到系统噪声系数上，且无法被后续 LNA 的增益所“掩盖”。
举例说明：若天线开关插损 0.8 dB，滤波器插损 1.2 dB，LNA 增益 15 dB、噪声系数 1.0 dB，则系统总噪声系数为：
NF_total = 0.8 + (1.2-1)/0.83 + (1.0-1)/(0.83×0.76) ≈ 0.8 + 0.24 + 0 ≈ 1.04 dB可见，前端插损几乎“原封不动”地抬高了系统噪声系数。每增加 0.5 dB 插损，接收灵敏度就恶化约 0.5 dB（在噪声受限系统中）。对于 GPS、NB-IoT 等对灵敏度要求极高的应用，前端插损的每一分贝都极其宝贵。
3.3.2 发射链路：功率损失与热耗
在发射链路中，PA 输出的功率经过开关、滤波器、双工器等无源器件后到达天线。若总插损为 1.5 dB，则意味着 PA 需要额外输出 1.5 dB 的功率才能达到相同的天线辐射功率（EIRP）。这不仅增加了 PA 的功耗，还加剧了功放管的热耗散，降低了系统效率。
例如，某 4G 手机 PA 输出 28 dBm（约 0.63 W），若天线开关+滤波器插损为 2.0 dB，则天线端实际功率仅 26 dBm（0.4 W）。为了补偿这 2 dB 损耗，PA 需多消耗约 0.23 W 的直流功率（假设 PA 效率 40%），导致电池续航缩短和机身发热增加。
3.3.3 动态范围与互调性能
插损还会影响系统的无杂散动态范围（SFDR）。接收链路中，前端插损衰减了有用信号，但并未衰减来自天线的带外干扰（因为干扰同样被衰减）。然而，插损使得到达 LNA 的信号电平降低，在 LNA 输出端，信号与干扰的绝对电平都降低了，但 LNA 的非线性产物（如互调分量）与信号幅度呈非线性关系，因此插损间接降低了系统的三阶互调截点（IIP3）裕量。
在发射链路中，插损导致 PA 需要输出更高功率，而 PA 在高功率下非线性增强，互调产物增加，可能违反频谱发射模板要求。
3.4 插损的测量方法与工程注意事项
插损的测量通常使用矢量网络分析仪（VNA）进行 S 参数测试。标准测量步骤如下：
- 校准：使用电子校准件或机械校准件进行 SOLT（短路-开路-负载-直通）校准，校准平面应设置在待测器件的参考面。
- 直通校准：将测试电缆直接相连，建立 0 dB 参考基线。
- 连接待测件：将器件接入测试端口，读取 S₂₁ 的幅度值，即为插损。
- 多频点扫描：在工作频段内设置足够多的扫描点（通常 ≥ 201 点），观察插损的频率平坦度。
- 重复性验证：多次连接/断开，确认测试重复性（通常要求 ±0.05 dB 以内）。
在测量过程中，需注意以下事项：
- 确保测试端口连接器扭矩一致（通常 8~12 lbf·in），避免因连接不良引入额外损耗。
- 对于高 Q 值器件（如腔体滤波器），插损对温度敏感，测试环境应控制在 25°C ± 2°C。
- 若器件带有增益（如 LNA），应使用“增益-插损”模式区分，避免混淆。
- 在片测试（On-wafer）时，需使用探针台和校准基片，消除探针和线缆的影响。
3.5 案例拆解：5G 手机前端接收链路插损预算
以一款 5G 智能手机（n77 频段，3.3~4.2 GHz）的接收链路为例，进行插损预算分析。
背景与约束：手机 PCB 面积受限，采用一体化模组（PAMiD）方案，天线开关和滤波器集成在模组内。系统指标要求接收灵敏度 ≤ -95 dBm（QPSK，20 MHz 带宽），LNA 增益 18 dB，噪声系数 1.2 dB。需要评估前端插损是否满足要求。
初始链路配置：
| 级联器件 | 插损/增益 (dB) | 噪声系数 (dB) | 备注 |
|---|---|---|---|
| 天线开关 (SP4T) | -0.6 | 0.6 | 导通路径损耗 |
| n77 滤波器 (BAW) | -1.8 | 1.8 | 带宽 400 MHz，插损较大 |
| LNA | +18 | 1.2 | 增益 18 dB |
分析计算：前端总插损 = 0.6 + 1.8 = 2.4 dB。系统总噪声系数：
NF_total = 0.6 + (1.8-1)/10^(-0.6/10) + (1.2-1)/(10^(-0.6/10)·10^(-1.8/10))
≈ 0.6 + 0.8/0.871 + 0.2/(0.871×0.661)
≈ 0.6 + 0.92 + 0.35
≈ 1.87 dB灵敏度预算：在 20 MHz 带宽、QPSK 下，热噪声底为 -174 dBm/Hz + 10·log₁₀(20×10⁶) = -101 dBm。所需 SNR 为 5 dB（含解调余量），则理论灵敏度 = -101 + 1.87 + 5 = -94.1 dBm。这比目标 -95 dBm 差了约 0.9 dB。
优化措施：
- 将 n77 滤波器从 BAW 更换为高性能 FBAR（插损 1.4 dB），节省 0.4 dB。
- 优化天线开关的导通路径，采用低插损工艺（0.4 dB），节省 0.2 dB。
- 调整 LNA 匹配，将噪声系数从 1.2 dB 降至 1.0 dB。
优化后结果：前端总插损 = 0.4 + 1.4 = 1.8 dB，NF_total ≈ 0.4 + 0.4/0.912 + 0.2/(0.912×0.724) ≈ 0.4 + 0.44 + 0.30 ≈ 1.14 dB。灵敏度 = -101 + 1.14 + 5 = -94.9 dBm，接近目标。
复盘经验：插损预算中，滤波器往往是最大损耗源，选择低插损的谐振器技术（FBAR vs BAW vs SAW）对高频段至关重要。同时，天线开关的插损虽然看似只有 0.2~0.6 dB，但在级联中直接叠加到 NF 上，不可忽视。最终方案还需通过实物测试验证，因为仿真中的插损值通常偏乐观。
3.6 插损指标分配的工程原则
在射频前端系统设计中，插损指标的分配应遵循以下原则：
- 接收链路优先：接收链路的插损直接影响灵敏度，应优先保证。通常要求接收链路前端总插损 ≤ 2.5 dB（中端手机）或 ≤ 1.5 dB（旗舰手机）。
- 发射链路兼顾效率：发射链路插损每增加 1 dB，PA 功耗增加约 10~15%。在电池供电设备中，发射插损应控制在 1.5 dB 以内。
- 带宽与插损的折中：滤波器带宽越宽，插损通常越大。例如，n77 全频段（3.3~4.2 GHz）滤波器插损约 1.8~2.5 dB，而子频段（如 3.3~3.8 GHz）可降至 1.2~1.5 dB。
- 温度漂移余量：插损随温度升高而增大（尤其介质损耗），设计时需预留 0.3~0.5 dB 的温度余量。
- 量产一致性：批量生产中，插损的分布通常在 ±0.2 dB 以内，指标分配时应取典型值 + 0.3 dB 作为设计目标。