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008-Verilog VHDL RTL设计实战
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《Verilog卷积RTL设计实战100例》
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本课程属于：008-Verilog VHDL RTL设计实战
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《Verilog卷积RTL设计实战100例》
共 100 例
01
3x3卷积核的滑动窗口生成器
02
行缓冲器设计（Line Buffer）
03
卷积计算单元（MAC）
04
单通道3x3卷积模块
05
多通道卷积模块（支持3通道输入）
06
可配置卷积核尺寸（3x3/5x5）
07
卷积核系数可编程加载
08
边界填充（Zero Padding）
09
边界填充（Replicate Padding）
10
步长（Stride）控制
11
膨胀卷积（Dilated Convolution）
12
分组卷积（Group Convolution）
13
深度可分离卷积（Depthwise Separable）
14
卷积输出裁剪（Valid/Same）
15
流水线卷积处理器
16
并行卷积计算（多MAC并行）
17
卷积层控制器（状态机）
18
图像数据流接口（AXI-Stream）
19
寄存器配置接口（APB）
20
中断与状态寄存器
21
卷积核转置（Transposed Convolution）
22
可分离卷积（Separable Convolution）
23
卷积与ReLU融合
24
卷积与池化融合
25
卷积与批归一化融合
26
多级流水线卷积（两级）
27
卷积权重存储与读取
28
输入特征图缓存（SRAM）
29
输出特征图缓存
30
卷积数据复用（输入复用）
31
卷积数据复用（权重复用）
32
卷积数据复用（输出复用）
33
卷积加速器（整体架构）
34
卷积层与全连接层接口
35
多卷积层级联
36
卷积层间数据格式转换
37
卷积定点数实现
38
卷积浮点数实现（FP32）
39
卷积块浮点（Block Floating Point）
40
卷积量化（INT8）
41
卷积量化（INT16）
42
卷积饱和与截断处理
43
卷积舍入模式
44
卷积可配置位宽
45
卷积时钟域交叉
46
卷积低功耗设计
47
卷积可重构架构
48
卷积脉动阵列
49
卷积Winograd算法
50
卷积FFT算法
51
卷积行流处理
52
卷积块处理（Tiling）
53
卷积多帧处理
54
卷积与帧同步
55
卷积错误检测
56
卷积自测试（BIST）
57
卷积性能计数器
58
卷积调试接口（JTAG）
59
卷积软硬件协同
60
卷积DMA传输
61
卷积多核并行
62
卷积输出通道并行
63
卷积输入通道并行
64
卷积空间并行
65
卷积时间并行（流水线）
66
卷积数据广播
67
卷积权重广播
68
卷积部分和累加
69
卷积输出缓冲与排序
70
卷积输入重排序
71
卷积地址生成器
72
卷积行缓冲复用
73
卷积权重预加载
74
卷积动态权重切换
75
卷积多上下文切换
76
卷积与激活函数组合
77
卷积与残差连接
78
卷积与注意力机制
79
卷积可变形卷积
80
卷积转置（Transpose）
81
卷积反向传播
82
卷积权重更新
83
卷积训练模式
84
卷积推理模式
85
卷积动态形状
86
卷积多精度支持
87
卷积稀疏化
88
卷积剪枝
89
卷积量化感知训练
90
卷积硬件仿真
91
卷积时序约束
92
卷积资源优化
93
卷积功耗优化
94
卷积可扩展性设计
95
卷积IP核封装
96
卷积SoC集成
97
卷积FPGA原型验证
98
卷积ASIC设计流程
99
卷积与图像处理应用
100
卷积神经网络加速器
所属VIP或分类
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