首页
›
实战100例
›
008-Verilog VHDL RTL设计实战
›
《数字IC设计脚本语言实战100例》
VIP13
本课程属于:008-Verilog VHDL RTL设计实战
实战100例 · 共 13 门相关课程,组合学习更完整。
查看所属VIP全部课程 →
← 返回所属目录
咨询 / 购买
《数字IC设计脚本语言实战100例》
共 100 例
01
环境搭建与版本管理
02
文件批量重命名与整理
03
RTL代码行数统计
04
模块实例化自动生成
05
端口连接检查
06
时钟域交叉检测辅助
07
寄存器地址映射表生成
08
RTL代码风格检查
09
参数化模块生成
10
文件列表自动生成
11
仿真回归自动化
12
覆盖率数据合并
13
日志文件解析与错误提取
14
测试用例生成器
15
断言检查自动化
16
形式验证环境配置
17
逻辑综合脚本生成
18
时序约束文件生成
19
多模式时序约束合并
20
综合报告解析
21
门级网表仿真自动化
22
功耗估算脚本
23
IR Drop分析预处理
24
布局布线脚本生成
25
布线拥塞报告解析
26
时序收敛迭代自动化
27
ECO脚本生成
28
DFT扫描链插入脚本
29
ATPG向量生成与仿真
30
故障覆盖率统计
31
形式验证比对自动化
32
低功耗设计脚本
33
UPF文件生成
34
多电压域时序分析
35
时钟门控检查
36
异步FIFO设计辅助
37
CRC校验模块生成
38
RAM/ROM初始化文件生成
39
总线功能模型生成
40
寄存器读写测试自动生成
41
中断控制器验证脚本
42
FIFO深度计算脚本
43
流水线冒险检测脚本
44
状态机提取与可视化
45
代码混淆与保护
46
版本差异比较
47
自动生成ChangeLog
48
设计文档自动生成
49
IP核封装脚本
50
IP核验证环境生成
51
UVM环境搭建脚本
52
sequence自动生成
53
寄存器模型生成
54
覆盖率模型自动生成
55
仿真波形自动检查
56
仿真性能分析
57
多核仿真并行调度
58
云仿真环境配置
59
CI/CD集成脚本
60
设计数据管理
61
加密IP仿真支持
62
混合信号仿真脚本
63
硬件加速仿真脚本
64
FPGA原型验证脚本
65
FPGA调试脚本
66
芯片回片测试脚本
67
良率分析脚本
68
可靠性测试脚本
69
封装设计脚本
70
PCB设计协同脚本
71
系统级模型生成
72
软件硬件协同验证脚本
73
指令集模拟器生成
74
性能基准测试脚本
75
功耗分析脚本
76
信号完整性分析预处理
77
可制造性设计检查
78
版图寄生参数提取脚本
79
后仿真自动化
80
时序库特征化脚本
81
标准单元库验证脚本
82
存储器编译器脚本
83
IO单元配置脚本
84
时钟树综合脚本
85
布线优化脚本
86
芯片尺寸估算脚本
87
功耗网络设计脚本
88
热分析脚本
89
机械应力分析脚本
90
设计规则检查脚本
91
版图原理图一致性检查
92
光刻热点检测脚本
93
冗余通孔插入脚本
94
ECO布线脚本
95
最终版图检查脚本
96
GDSII文件处理脚本
97
掩膜版生成脚本
98
设计数据备份与归档
99
设计流程监控与报告
100
课程总结与项目实战
所属VIP或分类
同VIP:ASIC-FPU与定点RTL设计实战100例
同VIP:FPGA-Verilog高速接口实战100例
同VIP:Verilog-CORDIC与FFT实战100例