4. SBL启动阶段：DDR初始化、Flash分区加载、XBL入口配置

适用场景

本流程适用于高通8155平台在上电复位后，PBL已完成最基本的BootROM代码执行，并将控制权转移给SBL（Secondary Boot Loader）的场景。SBL运行在内部SRAM中，此时外部DDR尚未初始化，系统依赖Flash（eMMC/UFS）读取后续镜像。

前置条件

• PBL已完成时钟、电源管理芯片（PMIC）基础配置，SBL代码已成功加载到内部SRAM并开始执行。
• 系统处于安全启动状态，PBL已验证SBL的数字签名。
• Flash控制器（如UFS HC/eMMC HC）已由PBL完成基础初始化。
• SBL入口地址（通常位于BootROM固定偏移）已由PBL配置正确。

操作步骤

1. 读取硬件配置：从OEM配置寄存器或设备树中读取DDR类型、频率、时序参数以及Flash分区表偏移。
2. DDR控制器初始化：配置DDR PHY、训练序列、刷新周期和时序参数，执行DDR训练（如写均衡、Read DQ/DQS训练）。
3. DDR稳定性验证：通过写入并回读已知数据模式（如0x5A5A5A5A、0xA5A5A5A5）验证DDR通道正确性。
4. Flash分区表解析：读取主引导记录（MBR）或GPT分区表头部，解析分区名称、起始地址和大小。
5. 加载XBL镜像：根据分区表找到XBL（eXtensible Boot Loader）分区，通过DMA或CPU搬运将镜像从Flash读取到DDR中指定地址。
6. 安全校验：使用硬件加密引擎（如QCED）验证XBL镜像的哈希和签名（如ECDSA/RSA）。
7. 配置XBL入口：设置CPU跳转地址为DDR中XBL的加载基址，清除SBL堆栈并跳转执行。

输入输出物

责任边界

• BootROM/SBL软件团队：负责DDR训练序列实现、分区表解析逻辑、XBL搬运与跳转。
• 硬件驱动工程师：提供DDR PHY配置寄存器映射、Flash控制器时序参数。
• 安全团队：定义XBL镜像签名格式、哈希算法及验证流程。
• OEM集成工程师：提供分区表定义、DDR频率/容量参数，确保与硬件匹配。
• 边界约定：SBL不负责XBL内部的业务逻辑初始化；XBL入口地址必须与SBL跳转指令对齐。

记录材料

• SBL源码中的sbl1_main.c（高通参考实现）
• DDR配置文件：ddr_config_8155.c
• 分区表定义文件：partition.xml 或 gpt.bin
• SBL日志输出（可通过UART/HS-USB查看）

// 示例：DDR配置参数结构
struct ddr_config {
    uint32_t frequency_khz;     // 1800000
    uint32_t phy_type;          // 0: LPDDR4, 1: LPDDR5
    uint32_t training_flags;    // BIT0: Write Leveling, BIT1: Read DQ/DQS
    uint32_t refresh_period_us; // 3900
};

// 示例：分区表条目
struct partition_entry {
    uint8_t  name[36];
    uint32_t start_lba;
    uint32_t size_lba;
    uint8_t  type_guid[16];
};

异常处理

验收标准

• DDR初始化后，可通过SBL调试接口读取内存空间，所有通道数据一致性测试通过。
• 分区表解析正确：XBL分区大小、起始地址与烧录阶段定义一致。
• XBL镜像加载到DDR后，CRC/SHA-256校验值与预期相符。
• CPU成功跳转到XBL入口，XBL第一条指令（如设置异常向量表）正常执行。
• 启动日志中无DDR训练错误、分区表错误或签名验证失败记录。