2. 硬件架构分析：CPU架构、缓存体系与内存映射
做嵌入式性能调优，第一件事不是看代码，而是看芯片手册。这话听起来有点老生常谈，但我见过太多工程师拿着示波器抓波形，折腾半天才发现是CPU的预取策略跟外设时序不匹配。说白了，不了解硬件架构，调优就是瞎蒙。
这一章我们聚焦三个核心：CPU架构（ARM、Cortex-M、RISC-V）、缓存体系和内存映射与总线。这三者决定了你的程序能跑多快、中断响应有多及时、外设访问会不会卡顿。
2.1 CPU架构：指令集与微架构的博弈
先聊CPU架构。我个人习惯把CPU架构分成两层看：指令集架构（ISA）和微架构（Microarchitecture）。ISA是契约，规定了你用什么指令、寄存器怎么用；微架构是具体实现，决定了每条指令花几个时钟周期。
2.1.1 ARM Cortex-M系列
Cortex-M系列是嵌入式领域的常青树。M0、M3、M4、M7，每一代都有鲜明的性能特征。
| 型号 | 流水线级数 | 硬件乘法器 | FPU | 典型应用场景 |
|---|---|---|---|---|
| Cortex-M0 | 2级 | 可选 | 无 | 低功耗传感器、简单控制 |
| Cortex-M3 | 3级 | 单周期 | 无 | 工业控制、电机驱动 |
| Cortex-M4 | 3级 | 单周期 | 单精度 | 音频处理、数字电源 |
| Cortex-M7 | 6级 | 单周期 | 双精度 | 高性能计算、图形界面 |
这里有个关键点：流水线越深，单频性能越高，但中断响应越慢。M7的6级流水线在跑高频时很爽，但中断压栈需要更多周期。我在项目中遇到过用M7做高速数据采集，中断延迟比预期多了十几个周期，最后不得不把关键中断放到FIQ上。
2.1.2 RISC-V：开源指令集的崛起
RISC-V这几年很火。它的核心优势是模块化——基础指令集（RV32I）只有不到50条指令，其他扩展（M、A、F、D、C）按需添加。这意味着你可以定制一个刚好够用的CPU，没有冗余逻辑。
但RISC-V的微架构实现差异很大。同样是RV32IMC，SiFive的E31和芯来的N200，性能可能差30%。为什么？因为分支预测器、加载-存储单元、乘法器实现这些微架构细节，ISA并不约束。
2.2 缓存体系：看不见的加速器
缓存是性能调优的重头戏。很多嵌入式工程师觉得缓存是Linux才需要关心的事，裸机程序不用管。错！Cortex-M7有L1缓存，RISC-V的高性能核也有缓存。你不理它，它就给你颜色看。
2.2.1 缓存的基本结构
缓存的核心参数有三个：大小、行大小、关联度。举个例子，一个32KB的4路组相联缓存，行大小64字节，意味着缓存被分成512组，每组4个缓存行。
为什么行大小是64字节？因为空间局部性——你访问一个地址，大概率会访问它附近的地址。64字节刚好覆盖一个典型的数据块。
2.2.2 缓存命中与缺失
缓存命中时，CPU在一个周期内拿到数据。缓存缺失时，CPU要等几十甚至上百个周期去主存取数据。这就是性能瓶颈的来源。
我总结过三种常见的缓存缺失：
- 强制缺失：第一次访问某个数据，缓存里肯定没有。解决办法是预取。
- 容量缺失：工作集太大，缓存装不下。解决办法是优化数据布局，减少同时活跃的数据量。
- 冲突缺失：两个地址映射到同一个缓存组，互相踢来踢去。解决办法是调整数据对齐，或者使用路数更多的缓存。
实战案例：我在一个图像处理项目里，发现算法跑得比预期慢3倍。用调试器一看，缓存缺失率高达40%。原因是两个大数组的地址刚好相差2的整数次幂，导致它们反复冲突。我把第二个数组的起始地址偏移了64字节，缺失率降到5%，性能直接翻倍。
2.2.3 缓存一致性
多核系统或者DMA访问内存时，缓存一致性问题就来了。CPU读缓存里的旧数据，DMA已经把新数据写到了主存。怎么办？
ARM Cortex-M系列用物理地址索引、物理地址标记（PIPT）的缓存，配合缓存维护指令（如DCache Clean/Invalidate）来解决。RISC-V则用FENCE指令保证顺序。
我的建议是：DMA缓冲区一定要声明为non-cacheable，或者在DMA传输前后手动刷缓存。别偷懒，否则你会遇到随机出现的“幽灵bug”。
2.3 内存映射与总线
内存映射决定了CPU怎么看到外设和内存。总线则决定了数据怎么在CPU、内存、外设之间流动。
2.3.1 典型内存映射结构
以STM32F4为例，它的内存映射是这样的：
| 地址范围 | 用途 | 访问速度 |
|---|---|---|
| 0x0000 0000 - 0x1FFF FFFF | 代码区（Flash/SRAM） | 最快（指令预取） |
| 0x2000 0000 - 0x3FFF FFFF | SRAM | 快（数据访问） |
| 0x4000 0000 - 0x5FFF FFFF | 外设（GPIO、UART、SPI等） | 慢（总线桥接） |
| 0x6000 0000 - 0x9FFF FFFF | 外部存储器（FSMC） | 取决于外部器件 |
注意看，外设地址空间和内存地址空间是分开的。CPU访问外设时，必须通过总线矩阵和AHB/APB桥。这意味着外设访问比内存访问多几个时钟周期。
2.3.2 总线架构：AHB与APB
ARM的典型总线架构是多层AHB总线矩阵加上APB外设总线。AHB负责高速传输（CPU、DMA、Flash），APB负责低速外设（UART、I2C、定时器）。
这里有个性能陷阱：多个主设备同时访问同一个从设备时，总线仲裁会引入延迟。比如CPU和DMA同时访问Flash，CPU就得等DMA完成。
2.3.3 内存映射对性能的影响
内存映射直接影响指令预取和数据访问的效率。举个例子，如果你的代码放在外部NOR Flash里，CPU每次取指令都要通过FSMC总线，延迟可能高达几十个周期。而放在内部Flash里，延迟只有几个周期。
我见过一个项目，工程师把中断服务函数放在外部Flash里，结果中断响应时间从1μs变成了10μs。后来我把ISR放到内部SRAM里，问题就解决了。
2.4 知识体系总览
下面这张图总结了本章的核心知识点。你可以把它当作调优时的检查清单。
2.5 本章小结
硬件架构分析是性能调优的基石。记住三个要点：
- CPU架构决定了指令执行效率和中断响应能力。选型时别只看主频，要看流水线、缓存和总线结构。
- 缓存体系是性能加速器，也是性能杀手。理解缓存行、关联度、一致性协议，才能写出缓存友好的代码。
- 内存映射与总线决定了数据访问的延迟和带宽。把关键代码和数据放到最快的内存区域，避免总线争抢。