2. 良率基础概念：晶圆良率、封装良率、测试良率与最终良率

在半导体制造与良率管理中，良率并非单一指标，而是贯穿从晶圆制造到最终出货的多个环节。理解不同阶段的良率定义及其相互关系，是定位Yield Cliff和优化工艺窗口的前提。本章将系统介绍四种核心良率指标：晶圆良率（Die Yield）、封装良率（Assembly Yield）、测试良率（Test Yield）与最终良率（Final Yield）。

2.1 晶圆良率（Die Yield）

晶圆良率，又称芯片良率或前道良率，是指在晶圆制造（Front-End of Line, FEOL 及 Back-End of Line, BEOL）完成后，从一片晶圆上获得的合格芯片数与总芯片数的比值。它直接反映了晶圆厂（Fab）的工艺控制水平。

• 计算公式： Die Yield = (合格芯片数 / 晶圆上总芯片数) × 100%
• 主要影响因素： 缺陷密度（Defect Density, D0）、光刻对准精度、CMP平坦度、关键尺寸（CD）均匀性、颗粒污染等。
• 典型范围： 成熟工艺（如28nm）通常 > 90%；先进工艺（如5nm/3nm）可能低至70%-85%。

2.2 封装良率（Assembly Yield）

封装良率衡量的是从晶圆切割（Dicing）开始，经过贴片（Die Attach）、引线键合（Wire Bonding）或倒装焊（Flip-Chip）、塑封（Molding）等后道封装工序后，完好封装体的数量与投入封装的总芯片数的比值。

• 计算公式： Assembly Yield = (完好封装体数 / 投入封装芯片总数) × 100%
• 主要失效模式： 切割崩边、芯片裂纹、键合脱落、空洞（Void）、塑封分层（Delamination）、引线短路/断路。
• 典型范围： 成熟封装工艺通常 > 98%；先进封装（如2.5D/3D堆叠）可能为95%-99%。

2.3 测试良率（Test Yield）

测试良率是指在封装完成后，经过最终测试（Final Test, FT）或系统级测试（System Level Test, SLT）后，通过测试的器件数量与投入测试的总器件数量的比值。它反映了封装后器件的功能与性能达标情况。

• 计算公式： Test Yield = (通过测试器件数 / 投入测试器件总数) × 100%
• 测试内容： 直流参数（DC）、交流参数（AC）、功能向量、扫描链（Scan Chain）、边界扫描（JTAG）、内置自测试（BIST）等。
• 典型范围： 消费类芯片通常 > 95%；车规/工规芯片要求 > 99%。

2.4 最终良率（Final Yield）

最终良率是从晶圆制造到封装测试全流程的累积良率，即最终交付给客户的合格产品数量与最初投入的晶圆上总芯片数量的比值。它是衡量整个半导体制造链综合水平的终极指标。

• 计算公式： Final Yield = Die Yield × Assembly Yield × Test Yield
• 实际意义： 最终良率直接决定了每片晶圆的产出价值，是成本核算和产能规划的核心依据。
• 典型范围： 综合最终良率通常在60%-90%之间，取决于工艺成熟度、产品复杂度与质量要求。

2.5 四种良率对比总结

下表从定义、关注点、典型范围与主要失效模式四个维度，对四种良率进行横向对比，便于快速查阅与理解。