3. 电性测试基础：WAT测试原理、常用测试结构及其电性参数
WAT（Wafer Acceptance Test，晶圆允收测试）是半导体制造中在晶圆划片前进行的最后一道电性测试关卡。它通过晶圆切割道（Scribe Line）上的专用测试结构，快速评估每颗晶粒（Die）的工艺质量，是良率调试中定位异常Wafer的核心数据来源。
3.1 WAT测试原理
WAT测试并非直接测试产品芯片的功能，而是利用晶圆上预留的测试键（Test Key）进行电性测量。这些测试键与产品芯片经历完全相同的工艺步骤，其电性参数直接反映了工艺线的稳定性和均匀性。
核心逻辑： 测试结构 → 电性参数 → 工艺窗口监控 → 良率异常定位
WAT测试通常在晶圆制造完成后、划片前进行，测试机台通过探针卡（Probe Card）与晶圆上的测试焊垫（Pad）接触，施加电压或电流并测量响应，从而提取关键电性参数。
3.2 常用测试结构
WAT测试结构种类繁多，每种结构针对特定的工艺层或器件特性进行设计。以下是三种最核心的测试结构：
| 测试结构 |
测试对象 |
主要电性参数 |
工艺监控目标 |
| MOSFET |
晶体管 |
Vt, Idsat, Ion, Ioff, Gm |
栅氧质量、沟道掺杂、有效沟道长度 |
| 电阻（Resistor） |
多晶硅/扩散/金属电阻 |
Rs（方块电阻）, Rc（接触电阻） |
薄膜厚度、掺杂浓度、刻蚀轮廓 |
| 电容（Capacitor） |
MIM/MOS电容 |
Cox（单位面积电容）, Vfb（平带电压） |
栅氧厚度、界面陷阱密度 |
3.3 关键电性参数详解
3.3.1 阈值电压（Vt）
Vt是MOSFET从关断到开启的临界栅极电压。它直接受栅氧厚度、沟道掺杂浓度和界面电荷影响。Vt的偏移通常指示栅氧工艺或离子注入异常。
良率调试提示： 当Vt在Wafer边缘出现系统性偏低时，往往与刻蚀速率不均匀导致的栅氧厚度变化有关；而Vt随机跳变则可能指向栅氧针孔或金属污染。
3.3.2 饱和漏极电流（Idsat）
Idsat是MOSFET在饱和区工作时能提供的最大驱动电流。它综合反映了载流子迁移率、栅氧电容和有效沟道长度。Idsat偏低意味着驱动能力不足，可能导致产品速度降级。
3.3.3 方块电阻（Rs）
Rs是衡量薄膜层（如多晶硅、扩散区、金属）电阻特性的关键参数。其计算公式为：
Rs = ρ / t
其中ρ为电阻率，t为薄膜厚度。Rs的均匀性直接反映薄膜沉积和刻蚀工艺的均匀性。
3.3.4 接触电阻（Rc）
Rc是金属与半导体（或金属与金属）接触界面的电阻。过高的Rc会导致信号延迟和功耗增加，通常与接触孔刻蚀残留、金属硅化物形成不良有关。
3.4 参数之间的关联与异常诊断
在实际良率调试中，单一参数异常往往不足以定位根因，需要结合多个参数进行交叉分析。下表列出了常见的参数组合异常模式及其对应的工艺问题：
| 异常模式 |
Vt |
Idsat |
Rs |
Rc |
可能根因 |
| 栅氧偏厚 |
↑ 偏高 |
↓ 偏低 |
— |
— |
栅氧化时间过长或温度异常 |
| 沟道掺杂偏高 |
↑ 偏高 |
↓ 偏低 |
— |
— |
离子注入剂量过大 |
| 接触孔刻蚀残留 |
— |
↓ 偏低 |
— |
↑ 偏高 |
接触孔底部氧化层未完全打开 |
| 多晶硅线宽偏大 |
↓ 偏低 |
↑ 偏高 |
— |
— |
光刻或刻蚀工艺偏移 |
| 金属硅化物异常 |
— |
↓ 偏低 |
↑ 偏高 |
↑ 偏高 |
硅化物形成温度或厚度异常 |
注意： 上述关联模式为理想情况下的典型表现。实际工艺中，多个问题可能同时存在，导致参数变化相互抵消或叠加。此时需要借助SPC（统计过程控制）图和Wafer Map进行空间分布分析，才能准确分离异常来源。
3.5 WAT数据在良率调试中的应用
WAT数据是良率调试的“第一手情报”。通过分析WAT参数的Wafer Map分布，可以快速定位异常区域：
- 系统性偏移： 参数在Wafer中心与边缘呈现渐变趋势，通常指向CMP（化学机械抛光）不均匀或刻蚀速率径向变化。
- 随机缺陷： 参数在个别Die出现孤立异常，通常与颗粒污染、晶体缺陷或局部工艺异常有关。
- 象限分布： 参数在Wafer的某个象限整体偏移，可能指向设备腔室内的气流场或温度场不均匀。