3、FT测试基础：FT测试流程、分选机与测试机台协同工作原理、FT测试的关键参数

3.1 FT测试概述与流程

FT（Final Test，最终测试）是芯片封装完成后、出货前进行的最后一道电性测试工序。其核心目标是验证封装后的芯片在功能、性能、可靠性方面是否完全符合规格书要求，并剔除在封装过程中引入的缺陷（如引脚短路/开路、键合不良、塑封应力损伤等）。

FT测试的典型流程如下：

1. 上料（Loading）：将封装好的芯片（通常为托盘、管装或编带形式）放入分选机的进料机构。
2. 视觉对位与定位：分选机通过光学系统识别芯片引脚或封装外形，确保芯片被精确放置在测试座（Socket）上。
3. 接触（Contact）：分选机将芯片压入测试座，使芯片引脚与测试机台的探针或触点形成可靠电气连接。
4. 测试执行（Test Execution）：测试机台按照测试程序向芯片施加电源、时钟、激励信号，并采集响应信号。
5. 结果判定（Bin）：测试机台根据测试结果将芯片分入不同的类别（Bin），如Pass Bin、Fail Bin、特定参数Bin。
6. 下料（Unloading）：分选机根据Bin结果将芯片分拣到对应的输出轨道或托盘。

3.2 分选机与测试机台协同工作原理

FT测试的效率与准确性高度依赖于分选机（Handler）与测试机台（Tester）之间的实时协同。两者通过专用的通信接口（如GPIB、HSIO、EtherCAT）交换控制指令与状态数据。

下图展示了分选机与测试机台在单个芯片测试周期内的协同工作流程：

协同工作的关键时序要求：

• 接触稳定时间：分选机压入芯片后，需等待几十毫秒让接触电阻稳定，测试机台才能开始施加电压。
• 测试时间（Test Time）：测试机台执行所有测试项的总时间，直接影响分选机的吞吐量（UPH）。
• Index Time：分选机完成一次上料、接触、下料、分拣的机械动作时间，通常与测试时间并行优化。

3.3 FT测试的关键参数

FT测试的参数种类繁多，但以下三个参数是良率分析和调试的核心关注点：

3.3.1 良率（FT Yield）

FT良率是衡量封装与测试综合水平的最直接指标。计算公式为：

FT Yield = (总测试芯片数 - 失效芯片数) / 总测试芯片数 × 100%

良率分析通常需要将FT良率与CP良率进行对比。如果FT良率显著低于CP良率，说明封装过程引入了大量缺陷；如果FT良率与CP良率接近但值偏低，则问题可能源于芯片设计或工艺本身。

3.3.2 漏电流（IDD/IDDQ）

漏电流测试是FT中筛选早期失效和可靠性缺陷的重要手段。常见的漏电流测试包括：

• 静态漏电流（IDDQ）：在芯片处于静态（无时钟翻转）时测量电源到地的漏电流。异常升高的IDDQ通常指向栅氧化层缺陷或晶体管亚阈值漏电过大。
• 动态漏电流（IDD）：在芯片运行特定测试向量时测量平均电流。动态漏电超标可能由短路、桥接或逻辑门驱动能力异常引起。

3.3.3 功能Pass/Fail

功能测试是FT中最核心的环节，它通过向芯片施加预定义的测试向量（Test Pattern），并比较输出响应与期望值来判断芯片功能是否正确。功能测试通常包含以下类型：

• Scan测试：通过扫描链将测试数据串行移入芯片内部寄存器，捕获内部节点状态，再串行移出进行比较。用于检测逻辑门级故障。
• BIST（Built-In Self-Test）：芯片内部集成的自测试电路，常用于存储器（如SRAM、Flash）的测试，无需外部测试向量。
• 功能Pattern测试：模拟芯片在实际应用中的工作模式，运行完整的指令序列或数据流，验证系统级功能。

功能测试的失效分析通常需要结合失效日志（Fail Log）和Shmoo图进行定位。下图展示了功能测试中常见的失效分类与定位思路：

3.4 FT测试中的常见问题与调试方向

在实际量产测试中，FT良率异常通常表现为以下几种模式，对应的调试方向如下表所示：