2. 半导体测试流程全景：从晶圆制造到封装测试，CP与FT在整体流程中的位置与作用
半导体制造是一个极其精密且漫长的过程，从一颗裸晶圆（Wafer）到最终交付给客户的独立芯片（IC），需要经历数百道工艺步骤。测试环节贯穿始终，但其中最关键、数据量最大的两个测试节点分别是：晶圆测试（CP, Chip Probing） 和 最终测试（FT, Final Test）。理解这两个节点在整体流程中的位置，是进行良率联动调优的前提。
2.1 半导体制造与测试全流程概览
下图展示了从“沙子到芯片”的简化流程，其中红色虚线框内为测试介入的关键节点。
核心认知： 测试不是制造的最后一步，而是与制造并行、分阶段介入的质量控制网络。CP 和 FT 是这个网络中最重要的两个数据采集点。
2.2 CP测试：晶圆级筛选的“守门员”
CP测试发生在晶圆制造（Fab）全部完成后、划片封装之前。测试机通过探针卡（Probe Card）上的探针，直接接触晶圆上每个Die的Pad（焊盘），进行电性能测试。
- 核心目的： 在封装成本投入前，剔除失效Die（Known Good Die, KGD 筛选），避免对不良品进行无效封装，从而大幅降低总体成本。
- 测试内容： DC参数（开短路、漏电流、电源电流）、功能测试（Pattern）、部分AC参数。
- 输出数据： 晶圆良率（Wafer Yield）、Bin map（良率分布图）、各Die的详细测试参数。
实战视角： CP阶段的参数（如Vmin、IDDQ）是预测FT良率的重要特征。例如，CP中测得的静态功耗（IDDQ）偏高，往往预示着该芯片在FT中可能发生功能失效或可靠性问题。
2.3 FT测试：封装后的“质量总检”
FT测试发生在芯片完成封装（Assembly）之后。此时芯片已被装入塑料或陶瓷外壳，通过测试座（Socket）与自动测试设备（ATE）连接。
- 核心目的： 验证封装过程是否引入缺陷，并按照产品规格书（Datasheet）对芯片进行全面的功能和性能分级（Bin）。
- 测试内容： 全速功能测试、AC/DC参数测试、温度测试（高温/低温）、三温测试等。
- 输出数据： FT良率（FT Yield）、测试项良率（Test Item Yield）、Bin分布（Pass/Fail/Sort Bin）。
2.4 CP与FT的核心差异对比
下表从多个维度对比CP和FT，帮助理解两者在测试策略中的不同角色。
| 对比维度 | CP (晶圆测试) | FT (最终测试) |
|---|---|---|
| 测试阶段 | 晶圆制造后，划片封装前 | 封装完成后，出货前 |
| 接触方式 | 探针卡（Probe Card）接触Pad | 测试座（Socket）接触引脚 |
| 测试环境 | 通常为常温（25°C） | 常温、高温、低温（三温） |
| 测试成本 | 相对较低（并行测试Die多） | 相对较高（串行或少量并行） |
| 主要目的 | 筛选KGD，降低封装成本 | 保证出货质量，产品分级 |
| 数据用途 | 工艺监控、良率预测 | 最终质量判定、客户报告 |
2.5 联动调优的数据基础：从CP到FT的“数据流”
CP与FT并非孤立存在。在良率分析中，我们通常将CP测试数据与FT测试数据进行一对一（Die-to-Unit）的关联。这种关联是联动调优的核心数据基础。
2.6 实战案例：CP参数偏移如何影响FT良率
假设某款SoC芯片在CP测试中，发现核心电压（Vcore）的静态功耗（IDDQ）参数出现整体偏移，平均值从10mA上升至15mA。如果不加干预，这批晶圆进入FT后会发生什么？
- FT高温测试失效增加： 静态功耗高的芯片在高温下漏电加剧，导致IDDQ超标，被判定为Fail。
- FT功能测试裕量不足： 高功耗导致芯片内部压降（IR Drop）增大，在高速测试时逻辑出错。
- 良率损失： 原本在CP中Pass的Die，在FT中因参数退化而Fail，造成“CP良率高，FT良率低”的假象。
避坑指南： 不要盲目追求CP良率。有时为了提升CP良率而放宽测试规格（如放宽IDDQ限值），会导致大量“边缘Die”流入封装，最终在FT阶段报废，反而增加了封装成本。正确的做法是建立CP参数与FT良率的量化模型，找到最优的CP测试规格。
2.7 本章小结
- CP测试是封装前的“经济性筛选”，FT测试是出货前的“质量总检”。
- CP与FT在流程上前后衔接，在数据上可以精确关联。
- 联动调优的核心在于：利用CP阶段的丰富参数，预测并改善FT阶段的良率表现。
- 下一章将深入讲解如何构建CP参数与FT良率的关联分析数据集。