2. 良率定义与度量：晶圆良率、芯片良率、缺陷密度、CMP相关良率损失分类

在CMP工艺中，良率是衡量工艺成熟度与成本效益的核心指标。理解良率的定义、度量方法以及CMP特有的良率损失机制，是进行工艺参数调优与缺陷控制的前提。本节将系统阐述晶圆良率、芯片良率、缺陷密度等关键概念，并深入分析CMP工艺相关的良率损失分类。

2.1 晶圆良率与芯片良率

良率度量通常分为两个层级：晶圆良率（Wafer Yield）与芯片良率（Die Yield）。两者从不同粒度反映制造过程的效率与质量。

2.2 缺陷密度与良率模型

缺陷密度（Defect Density, D₀）是衡量晶圆表面单位面积内缺陷数量的关键参数。它与芯片良率之间存在经典的数学模型关系。

泊松良率模型（Poisson Yield Model）是最常用的良率预测公式：

Y = e^(-A × D₀)

其中：
Y  = 芯片良率（0~1）
A  = 芯片面积（cm²）
D₀ = 缺陷密度（defects/cm²）

该模型表明：芯片面积越大、缺陷密度越高，良率呈指数级下降。CMP工艺的目标就是将D₀控制在极低水平（通常 < 0.1 defects/cm²）。

2.3 CMP相关良率损失分类

CMP工艺引入的良率损失可归纳为以下四大类。理解这些分类有助于精准定位工艺问题并制定改善措施。

1. 平坦度相关损失
   • 全局平坦度不良（Global Planarity）：导致光刻焦深不足，图形失真
   • 局部平坦度不良（Local Planarity）：引起金属残留或桥接
   • 边缘过度侵蚀（Edge Erosion）：芯片边缘厚度异常
2. 缺陷相关损失
   • 划伤（Scratch）：由大颗粒或抛光垫老化引起
   • 颗粒污染（Particle Contamination）：残留浆料或副产物
   • 金属残留（Metal Residue）：铜/钨等金属未完全去除
   • 腐蚀（Corrosion）：化学作用导致的金属表面损伤
3. 厚度控制损失
   • 膜厚均匀性差（WIWNU/WIDNU）：晶圆内/晶圆间厚度偏差大
   • 过抛光（Over-polish）：导致下层膜层损伤
   • 欠抛光（Under-polish）：导致电阻增大或短路
4. 工艺集成损失
   • 层间介质裂纹（ILD Crack）：应力集中导致
   • 界面分层（Delamination）：膜层间粘附力不足
   • 碟形凹陷（Dishing）与腐蚀坑（Erosion）：铜布线区域形貌异常

2.4 CMP良率损失分类结构图

下图展示了CMP工艺中良率损失的主要分类及其层级关系，帮助工程师系统化地识别与归因。

2.5 良率损失度量与监控

在实际生产中，良率损失通过以下关键指标进行量化监控：