2. 半导体制造基础：晶圆制造流程与良率定义
深度学习良率预测模型的核心任务是从晶圆制造过程的传感器数据、工艺参数和检测图像中，学习出能够准确预测最终良率的映射关系。因此，理解晶圆制造的物理流程、关键工艺步骤以及良率的定义与指标，是构建有效模型的前提。本章将系统梳理这些基础知识，为后续的数据工程与模型设计奠定基础。
2.1 晶圆制造流程简介
晶圆制造（Wafer Fabrication，简称 Fab）是一个将纯净的硅片经过数百道物理和化学工艺，最终形成包含数千颗芯片的晶圆的过程。整个流程通常分为以下四大阶段：
- 衬底制备：从单晶硅棒切割出薄片，经过研磨、抛光和清洗，形成表面原子级平整的裸晶圆。
- 前段制程（FEOL）：在晶圆表面形成有源器件（如晶体管），包括阱注入、栅氧化层生长、多晶硅栅极沉积与刻蚀、源漏注入等。
- 后段制程（BEOL）：在器件层之上构建金属互连层，将晶体管连接成电路，包括介质层沉积、通孔刻蚀、金属填充与平坦化。
- 测试与良率检测：在晶圆完成全部工艺后，进行电性测试（CP测试）和最终封装测试（FT测试），统计良率。
2.2 关键工艺步骤：光刻、刻蚀、沉积
在数百道工艺步骤中，光刻（Lithography）、刻蚀（Etching）和沉积（Deposition）是决定芯片图形精度和电性性能的三大核心工艺。这三者构成了“图形化-转移-构建”的循环，每层互连都需要经过一次完整的循环。
2.2.1 光刻（Lithography）
光刻是将设计好的电路图形从掩模版（Mask）转移到晶圆表面光刻胶上的过程。其核心步骤包括：涂胶、曝光、显影。光刻的分辨率直接决定了晶体管的特征尺寸（如 7nm、5nm 节点）。
- 涂胶：在晶圆表面均匀旋涂一层光刻胶（光敏聚合物）。
- 曝光：通过深紫外（DUV）或极紫外（EUV）光源，将掩模图形投影到光刻胶上。
- 显影：用显影液溶解掉曝光区域（正胶）或未曝光区域（负胶），留下图形化的光刻胶掩模。
2.2.2 刻蚀（Etching）
刻蚀是将光刻胶上的图形转移到下层薄膜（如 SiO₂、Si₃N₄、金属）上的工艺。分为湿法刻蚀（各向同性）和干法刻蚀（各向异性）。在先进制程中，主要使用等离子体干法刻蚀以实现高深宽比的垂直结构。
- 干法刻蚀：利用等离子体中的活性离子轰击和化学反应，精确去除暴露的材料。
- 刻蚀终点检测：通过光学发射光谱（OES）监测等离子体中的特征波长，判断刻蚀是否完成。
2.2.3 沉积（Deposition）
沉积是在晶圆表面生长或淀积一层薄膜的工艺，用于形成绝缘层、导电层或阻挡层。主要技术包括：
- 化学气相沉积（CVD）：通过气态前驱体在加热的晶圆表面发生化学反应，生成固态薄膜。
- 物理气相沉积（PVD）：通过溅射或蒸发将靶材原子沉积到晶圆表面，主要用于金属薄膜。
- 原子层沉积（ALD）：通过交替引入前驱体，实现原子级精度的薄膜生长，用于高 k 介质层。
2.3 良率定义与关键指标
良率（Yield）是半导体制造中最核心的经济指标，直接决定了芯片的成本和产能。深度学习良率预测模型的目标就是提前、准确地估计良率，从而指导工艺调整和缺陷修复。以下是三个最关键的良率指标：
| 指标 | 全称 | 测试阶段 | 定义 | 典型范围 |
|---|---|---|---|---|
| CP | Chip Probing | 晶圆完成全部工艺后 | 在晶圆切割前，对每颗芯片进行电性测试，统计功能正常的芯片比例 | 70% ~ 95% |
| FT | Final Test | 芯片封装完成后 | 对封装后的芯片进行全面的功能、性能和可靠性测试 | 90% ~ 99% |
| DPU | Defects Per Unit | 工艺过程中 / CP 测试 | 单位面积或单位芯片上的平均缺陷数量，是衡量工艺洁净度和稳定性的关键指标 | 0.01 ~ 1.0 / cm² |
2.3.1 良率模型与深度学习的关系
传统良率模型（如 Poisson 模型、负二项模型）假设缺陷随机分布，但实际制造中缺陷往往呈现空间聚集性（Cluster）。深度学习模型（尤其是卷积神经网络 CNN）能够从晶圆图（Wafer Map）中学习缺陷的空间分布模式，从而更准确地预测 CP 良率。
- CP 良率预测：输入为工艺参数序列 + 晶圆图，输出为每颗芯片的通过/失败概率。
- DPU 预测：输入为传感器时序数据（如 OES、RF 功率），输出为缺陷密度估计。
- FT 良率关联：通过 CP 测试数据与封装工艺参数联合建模，预测最终测试良率。