2、良率分类与指标体系：晶圆良率、芯片良率、封装良率、最终测试良率的定义与关联

在半导体制造与封测全流程中，良率并非单一指标，而是由多个环节的独立良率共同构成的层级体系。理解各良率的定义、计算方式及相互关联，是进行良率管理流程设计与跨部门协同的基础。

2.1 晶圆良率（Line Yield）

定义： 晶圆良率衡量的是晶圆在晶圆厂（Fab）制造过程中，从投片到完成所有工艺步骤（如光刻、刻蚀、沉积、CMP等）后，能够顺利通过并进入电性测试阶段的晶圆数量比例。它反映的是制造过程的工艺稳定性与设备可靠性。

计算公式：

Line Yield (%) = (通过全部工艺步骤的晶圆数 / 总投片晶圆数) × 100%

主要损失来源：

• 破片（Breakage）： 机械手抓取失误、工艺腔体异常导致的晶圆碎裂。
• 工艺异常报废（Scrap）： 因设备故障、工艺参数漂移或人为操作失误导致的整片晶圆报废（如膜厚超标、颗粒污染严重）。
• 重工（Rework）导致的间接损失： 虽然部分工艺允许重工，但多次重工会增加破片风险并影响晶圆良率。

2.2 芯片良率（Die Yield）

定义： 芯片良率，又称晶圆良率（Wafer Yield）或管芯良率，是指在完成晶圆制造和电性测试（CP测试，Chip Probing）后，每片晶圆上功能正常的芯片（Good Die）数量占该晶圆上总芯片数量的比例。它是衡量Fab工艺缺陷密度和设计容差的核心指标。

计算公式：

Die Yield (%) = (每片晶圆上的Good Die数量 / 每片晶圆上的总Die数量) × 100%

关键影响因素：

• 缺陷密度（D0）： 单位面积上的平均缺陷数，是Fab工艺洁净度和设备颗粒控制的综合体现。
• 芯片面积（Die Area）： 芯片面积越大，被缺陷覆盖的概率越高，芯片良率越低。
• 临界面积（Critical Area）： 对缺陷敏感的电路区域比例，与设计版图密切相关。

2.3 封装良率（Assembly Yield）

定义： 封装良率衡量的是从晶圆切割（Dicing）开始，经过贴片（Die Attach）、引线键合（Wire Bonding）或倒装焊（Flip Chip）、塑封（Molding）等封装工序后，最终形成合格封装体（Package）的比例。它反映的是封装工艺能力和材料质量。

计算公式：

Assembly Yield (%) = (完成封装且外观/电性初检合格的封装体数量 / 投入封装的Good Die数量) × 100%

主要失效模式：

2.4 最终测试良率（Final Test Yield）

定义： 最终测试良率，又称FT良率，是指封装后的成品在最终测试（Final Test）阶段，经过功能测试、参数测试、老化测试（Burn-in）等全流程后，被判定为合格品的比例。它是产品交付给客户前的最后一道质量关卡。

计算公式：

Final Test Yield (%) = (通过最终测试的合格品数量 / 投入最终测试的封装体数量) × 100%

测试覆盖内容：

• 功能测试（Function Test）： 验证芯片逻辑功能是否符合设计规格。
• 参数测试（Parametric Test）： 测量电压、电流、时序、功耗等关键参数是否在规格范围内。
• 老化测试（Burn-in）： 在高温高压下加速筛选早期失效品（Infant Mortality）。
• 三温测试（Tri-temperature Test）： 在低温、常温、高温三个温度点下进行全参数测试。

2.5 四大良率的关联与传递模型

四大良率并非孤立存在，而是构成了一个串联传递的指标体系。前道良率的损失会逐级放大后道的成本影响。整体良率（Overall Yield）的计算公式为：

Overall Yield = Line Yield × Die Yield × Assembly Yield × Final Test Yield

示例计算：

从上表可见，即使每个环节的良率看似不低，但经过四级传递后，整体良率仅为80%。这意味着每投入100片晶圆，最终只有80片等效晶圆的成品能够交付。因此，良率管理的核心在于识别瓶颈环节并优先改善。

2.6 良率指标体系的管理应用

在实际的Fab良率管理流程中，四大良率指标分别对应不同的管理阶段和部门职责：