SPICE模型原理：PN结电容提取与仿真收敛调试 - 第1节
1.1 PN结的形成
PN结是半导体器件最基础的结构单元，由P型半导体和N型半导体通过冶金学接触形成。当两种掺杂类型不同的半导体材料紧密接触时，载流子浓度差驱动扩散运动，在界面附近形成空间电荷区，即耗尽层。
关键概念： PN结的核心是载流子扩散与内建电场的动态平衡。没有外加电压时，净电流为零。
1.1.1 扩散与漂移的平衡
- 扩散电流： P区的空穴（多子）向N区扩散，N区的电子（多子）向P区扩散。
- 内建电场： 电离施主（正离子）和电离受主（负离子）在界面两侧形成从N指向P的内建电场。
- 漂移电流： 内建电场驱动少子（N区空穴、P区电子）做漂移运动，方向与扩散电流相反。
- 热平衡： 扩散电流 = 漂移电流，净电流为零，耗尽层宽度稳定。
1.2 耗尽层与空间电荷区
耗尽层（Depletion Region）又称空间电荷区，是PN结中自由载流子被完全耗尽、仅剩固定电离杂质的区域。耗尽层的宽度和电荷分布直接决定PN结的电容特性。
1.2.1 耗尽层特性
| 特性参数 | 物理含义 | 对电容的影响 |
|---|---|---|
| 耗尽层宽度 W | 空间电荷区的总厚度 | W 越大，结电容越小 |
| 电离电荷密度 | NA⁻ 和 ND⁺ 的浓度 | 掺杂越高，W 越窄，电容越大 |
| 内建电势 Vbi | 平衡时耗尽层两端的电势差 | Vbi 越大，W 越宽 |
| 介电常数 εs | 半导体材料的介电特性 | εs 越大，电容越大 |
SPICE建模提示： 耗尽层宽度 W 是偏压 VD 的函数：W ∝ √(Vbi − VD)。反向偏压越大，耗尽层越宽，结电容越小。这是变容二极管和SPICE中C-V特性的物理基础。
1.2.2 突变结与缓变结
- 突变结（Abrupt Junction）： 掺杂浓度在界面处阶跃变化，耗尽层宽度 W ∝ √(Vbi − VD)，电容 C ∝ 1/√(Vbi − VD)。
- 线性缓变结（Linearly Graded Junction）： 掺杂浓度在界面附近线性变化，耗尽层宽度 W ∝ (Vbi − VD)1/3，电容 C ∝ 1/(Vbi − VD)1/3。
1.3 内建电势 Vbi
内建电势（Built-in Potential）是PN结在热平衡状态下，耗尽层两侧P区和N区之间的电势差。它由两侧的掺杂浓度和本征载流子浓度决定，是SPICE模型中计算零偏结电容的关键参数。
1.3.1 内建电势公式
V_bi = (k_B * T / q) * ln( N_A * N_D / n_i^2 )
其中：
k_B = 1.380649 × 10⁻²³ J/K (玻尔兹曼常数)
T = 温度 (K)
q = 1.602176634 × 10⁻¹⁹ C (元电荷)
N_A = P区受主杂质浓度 (cm⁻³)
N_D = N区施主杂质浓度 (cm⁻³)
n_i = 本征载流子浓度 (cm⁻³)，硅在300K时约为 1.5×10¹⁰ cm⁻³1.3.2 典型值参考
| 掺杂浓度 (cm⁻³) | NA = ND | Vbi (硅, 300K) | Vbi (锗, 300K) |
|---|---|---|---|
| 轻掺杂 | 1×10¹⁵ | 0.58 V | 0.25 V |
| 中掺杂 | 1×10¹⁶ | 0.70 V | 0.32 V |
| 重掺杂 | 1×10¹⁷ | 0.82 V | 0.39 V |
| 超重掺杂 | 1×10¹⁸ | 0.94 V | 0.46 V |
SPICE收敛警告： 内建电势 Vbi 在SPICE中通常记为 VJ（Junction Potential）。如果VJ设置过低（例如小于0.5V），在正向偏压较大时耗尽层宽度计算可能变为负数，导致电容值为负，引发仿真不收敛。建议硅器件VJ设置在0.7V~1.0V之间。
1.3.3 内建电势与能带图
从能带角度看，内建电势对应P区和N区费米能级之差。平衡时费米能级处处相等，能带在耗尽层发生弯曲，弯曲的总量即为 q·Vbi。
1.4 本章小结
| 知识点 | 核心结论 | SPICE关联参数 |
|---|---|---|
| PN结形成 | 扩散与漂移平衡，耗尽层出现 | — |
| 耗尽层宽度 | W ∝ √(Vbi − VD)（突变结） | W 决定零偏电容 Cj0 |
| 内建电势 | Vbi = (kT/q)·ln(NAND/ni²) | SPICE模型参数 VJ |
| 掺杂浓度影响 | 掺杂越高，Vbi 越大，耗尽层越窄 | 影响 Cj0 和 M（梯度因子） |