1. 课程导论：深亚微米CMOS工艺发展历程、摩尔定律的挑战、SPICE建模在IC设计中的核心地位

1.1 深亚微米CMOS工艺发展历程

自20世纪60年代集成电路诞生以来，CMOS工艺特征尺寸（Critical Dimension, CD）按照摩尔定律的预测持续微缩。从早期的微米级（>1μm）到亚微米级（0.35μm~1μm），再到如今的深亚微米（0.13μm~0.35μm）乃至纳米级（<100nm），每一次工艺节点的跨越都伴随着器件物理、制造工艺与设计方法的深刻变革。

下表梳理了CMOS工艺发展的关键节点及其技术特征：

深亚微米工艺带来的主要物理效应包括：

• 短沟道效应（SCE）： 阈值电压随沟道长度减小而下降，导致亚阈值漏电增加。
• 漏致势垒降低（DIBL）： 漏极电压通过耗尽区耦合到源端，进一步降低阈值电压。
• 载流子速度饱和： 高电场下载流子漂移速度不再随电场线性增加，限制饱和电流。
• 栅极隧穿漏电： 栅氧厚度减薄至2-3 nm时，量子隧穿效应导致明显的栅极漏电流。
• 窄沟道效应（NCE）： 沟道宽度减小时，隔离区边缘的电场分布导致阈值电压变化。

1.2 摩尔定律的挑战

摩尔定律的核心预测——芯片上晶体管密度每18-24个月翻一番——在过去半个世纪中基本成立。然而，进入深亚微米节点后，这一定律正面临来自物理、功耗与制造成本的多重挑战。

主要挑战维度

1. 物理极限： 当栅极长度接近10nm时，量子隧穿效应导致栅氧漏电急剧增加，传统SiO₂栅介质已接近物理极限。高k介质与金属栅极的引入成为必然。
2. 功耗墙： 尽管单管功耗随电压降低而下降，但晶体管数量指数级增长导致总功耗密度持续攀升。静态功耗（漏电）在深亚微米节点中占比显著增加。
3. 工艺复杂度与成本： 先进光刻（EUV）、多重图形化、应变硅、SOI、FinFET等技术的引入使单次流片成本突破千万美元级别，经济规模效应减弱。
4. 设计-工艺协同优化（DTCO）： 单纯依靠工艺微缩已无法获得等比例的性能提升，必须通过设计与工艺的深度协同来延续技术红利。

1.3 SPICE建模在IC设计中的核心地位

SPICE（Simulation Program with Integrated Circuit Emphasis）自1970年代诞生以来，一直是集成电路设计的黄金标准仿真工具。在深亚微米时代，SPICE建模的重要性不仅没有降低，反而随着工艺复杂度的提升而愈发关键。

SPICE模型在IC设计流程中的角色

• 设计验证的基石： 任何数字、模拟或混合信号IC在流片前都必须通过SPICE级仿真验证，确保电路功能与性能满足规格。
• 工艺-设计接口： 代工厂通过PDK（Process Design Kit）提供经过认证的SPICE模型，将工艺特性准确传递给设计工程师。
• 良率预测与优化： 基于统计的SPICE模型（如Monte Carlo、工艺角仿真）帮助设计者评估工艺波动对电路性能的影响，提升量产良率。
• 新器件评估： 在探索FinFET、GAA、TFET等新型器件时，SPICE模型是评估其电路级性能与功耗优势的首要工具。

主流深亚微米SPICE模型对比

1.4 本课程内容概览

本课程将围绕深亚微米CMOS工艺的SPICE建模与C-V特性仿真展开，内容涵盖：

1. 器件物理基础： 深亚微米MOSFET的物理效应与等效电路模型。
2. SPICE模型体系： BSIM4/PSP模型参数集、方程结构与提取方法。
3. C-V特性仿真： 栅电容、交叠电容、结电容的建模与仿真技术。
4. 工艺角与统计建模： 工艺波动对C-V特性的影响及统计仿真方法。
5. 实践案例： 基于实际PDK的C-V仿真脚本编写与结果分析。