📚 课程目录第2章内存分页机制基础

2. 内存分页机制基础：标准4KB页、大页（2MB/1GB）概念、页表层级与TLB结构

内存分页是操作系统将虚拟地址转换为物理地址的核心机制。分页粒度直接决定了页表大小、TLB覆盖范围以及内存访问效率。在DPDK这类高性能数据平面应用中，理解并利用大页（HugePages）是降低TLB缺失、提升报文转发性能的关键前提。

传统操作系统（如Linux x86-64）默认使用4KB大小的页面。对于现代服务器动辄几十GB甚至TB级别的内存，若仅使用单级页表，页表本身将占用巨大内存。因此，x86-64架构引入了多级页表（4级页表：PML4 → PDPT → PD → PT），通过层级索引缩小页表占用。

  核心问题： 4KB页导致页表项（PTE）数量庞大。例如，管理 1GB 内存需要 262,144 个PTE，TLB仅能覆盖极小的连续地址范围（通常仅数MB），导致频繁的TLB Miss。

关键指标： TLB覆盖范围 = TLB条目数 × 页面大小。4KB页下，若TLB有64个条目，仅覆盖 64 × 4KB = 256KB 内存。对于DPDK转发面（通常需要GB级内存映射），TLB缺失率极高。

下图展示了x86-64架构下，虚拟地址经过4级页表查找，最终得到物理地址的完整路径。

大页是操作系统支持的非标准页面大小，旨在减少页表层级、降低TLB压力。x86-64架构支持两种大页尺寸：2MB（通过PD表直接映射）和1GB（通过PDPT表直接映射）。

页面大小	页表层级	管理1GB内存所需PTE数	TLB覆盖范围（64条目）	适用场景
4KB	4级（PML4→PDPT→PD→PT）	262,144	256 KB	通用桌面/服务器
2MB	3级（PML4→PDPT→PD）	512	128 MB	DPDK、数据库、虚拟化
1GB	2级（PML4→PDPT）	1	64 GB	高性能计算、大内存DPDK

注意： 1GB大页需要CPU和BIOS支持（如“1G page”特性），且操作系统需配置 hugepagesz=1GB 内核参数。并非所有平台都默认启用。

使用2MB大页时，PT表被跳过，PD表中的条目直接指向2MB的物理页帧。使用1GB大页时，PD表也被跳过，PDPT表中的条目直接指向1GB的物理页帧。层级减少意味着地址转换所需的访存次数从4次降低到3次或2次。

TLB（Translation Lookaside Buffer）是CPU内部的高速缓存，用于缓存最近使用的虚拟地址到物理地址的映射。TLB通常分为指令TLB（ITLB）和数据TLB（DTLB），现代CPU还包含二级统一TLB（L2 TLB）。

TLB层级	典型容量（Intel Skylake）	页面大小支持	关联方式
L1 ITLB	64 条目	4KB / 2MB / 1GB	全相联
L1 DTLB	64 条目	4KB / 2MB	全相联
L2 STLB（统一）	1536 条目	4KB / 2MB	8路组相联

  TLB命中率公式： TLB命中率 = TLB命中次数 / (TLB命中次数 + TLB缺失次数)。TLB缺失会导致CPU暂停（stall），等待页表遍历（Page Walk），通常耗时数十到数百个CPU周期。

使用2MB大页时，单个TLB条目覆盖的内存范围是4KB页的512倍。这意味着，对于同样大小的内存工作集，所需的TLB条目数大幅减少，TLB命中率显著提升。

当CPU访问一个虚拟地址时，首先在TLB中查找。如果TLB命中，直接获得物理地址；如果TLB缺失，硬件页表遍历器（Page Walker）自动执行多级页表查找，并将结果填入TLB。大页通过减少页表层级，不仅降低了页表遍历的开销，还提高了TLB的利用效率。

DPDK最佳实践： 在DPDK初始化时，通过 rte_eal_init() 自动映射大页内存。建议在BIOS中启用1GB大页支持，并在内核命令行配置 default_hugepagesz=1G hugepagesz=1G hugepages=8，以获得最大的TLB覆盖范围。