1. DRC 基础概念：设计规则检查的定义、重要性及与工艺良率的关系

1.1 设计规则检查（DRC）的定义

设计规则检查（Design Rule Check，DRC）是封装与芯片物理设计流程中一项关键的自动化验证步骤。其核心目标是通过一组预定义的几何与电气约束规则，对版图（Layout）数据进行系统性检查，确保设计在物理实现上符合代工厂或封装厂的制造工艺能力。

在封装设计中，DRC 检查的对象包括但不限于：

• 金属走线宽度与间距：确保导线不会因过窄而断裂，或因间距过小导致短路。
• 焊盘与通孔尺寸：保证打线或植球工艺的可靠性。
• 介质层厚度与覆盖：防止层间绝缘失效。
• 阻焊层与标记层：避免焊接桥接或标识模糊。

1.2 DRC 在封装设计中的重要性

随着先进封装技术（如 2.5D/3D 堆叠、扇出型晶圆级封装）的普及，封装设计的复杂度急剧上升。DRC 在其中的重要性体现在以下几个维度：

维度	重要性描述	典型后果（无 DRC）
制造可行性	确保版图几何尺寸在光刻、蚀刻、电镀等工艺的能力范围内	金属线断裂、桥接短路，导致芯片功能失效
可靠性	检查电流密度、热应力、介质击穿等长期可靠性相关规则	早期老化、电迁移失效、层间开裂
良率	通过最小化工艺敏感型缺陷，提升晶圆级和封装级良率	批量报废，成本急剧上升
设计效率	自动化检查替代人工目检，缩短设计迭代周期	人工检查遗漏多，反复流片验证

1.3 DRC 与工艺良率的关系

工艺良率（Yield）是衡量封装制造过程中合格产品比例的核心指标。DRC 与良率之间存在直接且可量化的关联：

• 系统性缺陷预防： DRC 规则本身就是基于历史良率数据提炼出来的。例如，当金属间距小于工艺最小间距时，光刻桥接的概率会呈指数级上升。DRC 通过强制约束，从设计源头消除这类系统性缺陷。
• 随机缺陷容忍： 部分 DRC 规则（如冗余通孔、双倍接触）专门用于提高设计对随机颗粒缺陷的容忍度，从而直接提升良率。
• 良率模型输入： 现代 DRC 工具可以输出“关键面积”（Critical Area）分析结果，该结果可直接代入良率模型（如 Poisson 模型、负二项模型）进行良率预估。

₀) ，其中 A 为关键面积，D₀ 为缺陷密度 DRC 通过减小关键面积 A，直接提升良率 Y

1.4 DRC 规则分类与检查项示例

封装 DRC 规则通常按物理层次和检查类型进行分类。下表列出了常见的规则类别及其典型检查项：

规则类别	检查对象	典型规则示例
宽度规则	金属走线、RDL、焊盘	最小线宽 ≥ 3μm；最大线宽 ≤ 100μm
间距规则	同层金属、不同层金属	最小间距 ≥ 3μm；不同层间距 ≥ 5μm
覆盖/包围规则	通孔与金属、焊盘与阻焊	通孔四周金属包围 ≥ 2μm
密度规则	金属密度、介质密度	金属密度 20% ~ 80%（每 100μm×100μm 窗口）
电气规则	电流密度、电阻	DC 电流密度 ≤ 1mA/μm

1.5 DRC 自动化验证的工作流程

在封装设计工具（如 Cadence Allegro、Mentor Calibre、Synopsys ICV）中，DRC 自动化验证通常遵循以下步骤：

1. 规则文件加载： 导入代工厂或封装厂提供的 DRC 规则文件（如 .drc、.rul、.svrf 格式）。
2. 版图数据输入： 读取设计版图数据（GDSII、OASIS 或数据库格式）。
3. 规则检查执行： 引擎逐条执行规则检查，生成违反标记（Marker）。
4. 结果输出与查看： 输出 DRC 报告（文本或图形化），在版图上高亮显示违反位置。
5. 修复与迭代： 设计人员根据报告修改版图，重新运行 DRC 直至无违反。

// 示例：Calibre SVRF 格式的 DRC 规则片段（最小间距检查）
// 规则定义：M1 层最小间距为 0.18μm
M1_MIN_SPACING = 0.18
// 检查语句
@M1_SPACING
  EXT M1 < M1_MIN_SPACING  // 检查 M1 层间距小于 0.18μm 的位置
  {
    @M1_SPACING_VIOLATION
    // 输出违反标记
    MARK = 1
  }