1. Flip Chip 技术概述
1.1 Flip Chip 封装的定义
Flip Chip（倒装芯片）是一种将芯片有源面朝下、通过凸点直接与基板或封装载体互连的先进封装技术。与传统的引线键合（Wire Bonding）不同，Flip Chip 利用整个芯片面积进行 I/O 布局，实现了更高的互连密度和更短的信号传输路径。
核心定义：Flip Chip 技术通过芯片表面的金属凸点（Bump）与基板焊盘直接键合，完成电气连接和机械固定，底部填充胶（Underfill）用于缓解热膨胀失配产生的应力。
1.2 Flip Chip 封装的结构与互连层次
典型的 Flip Chip 封装结构包含以下关键层次：
| 层次 | 材料 | 功能 |
|---|---|---|
| 芯片（Die） | 硅（Si） | 承载集成电路功能 |
| 凸点（Bump） | 焊料（SAC305/105）或铜柱 | 电气互连与机械支撑 |
| 底部填充胶（Underfill） | 环氧树脂 + 填料 | 应力缓冲、保护凸点、防潮 |
| 基板（Substrate） | BT树脂/ABF膜 | 信号布线、支撑芯片 |
| 焊球（BGA Ball） | 焊料合金 | 二级互连至PCB |
1.3 Flip Chip 封装的核心优势
与引线键合和载带自动键合（TAB）相比，Flip Chip 在电气性能、尺寸和可靠性方面具有显著优势：
- 高 I/O 密度：整个芯片表面均可布置凸点，I/O 数量可达数千至数万个，满足大规模集成电路需求。
- 短互连路径：信号从芯片到基板的距离仅为凸点高度（通常 50–100 μm），寄生电感/电容大幅降低。
- 优异的热性能：芯片背面可直接接触散热器，热阻比引线键合降低 30%–50%。
- 小型化与薄型化：无引线弧高，封装厚度可压缩至 0.5 mm 以下。
- 高频特性：适用于 5G 毫米波、高速 SerDes 等高频应用，信号完整性优于传统封装。
设计提示：Flip Chip 的凸点间距（Pitch）已从早期的 200 μm 缩小至 40 μm 以下，对底部填充胶的流动性和填充能力提出了极高要求。
1.4 主要应用领域
| 应用领域 | 典型产品 | 关键需求 |
|---|---|---|
| 高性能计算（HPC） | CPU、GPU、AI 加速芯片 | 高 I/O 密度、低热阻、高可靠性 |
| 移动终端 | 手机 SoC、基带芯片、PMIC | 小型化、薄型化、低成本 |
| 网络通信 | 5G 基站芯片、交换机 ASIC | 高频特性、低延迟、高带宽 |
| 汽车电子 | ADAS 处理器、雷达芯片 | 宽温范围（-40~150°C）、抗振动 |
| 物联网（IoT） | 蓝牙/WiFi 模组、传感器 | 超低功耗、小尺寸、高集成度 |
1.5 技术发展趋势
Flip Chip 技术正朝着更高密度、更大尺寸、更优可靠性的方向演进，以下趋势直接影响底部填充材料的选择和应力优化策略：
- 凸点间距微缩：从 150 μm → 80 μm → 40 μm，底部填充胶的填料粒径需相应减小（<5 μm），流动通道变窄。
- 芯片尺寸增大：HPC 芯片面积已超过 800 mm²，芯片-基板 CTE 失配导致的翘曲和应力问题更加突出。
- 异构集成：多芯片、Chiplet 架构要求底部填充胶能同时兼容不同芯片的 CTE 和表面特性。
- 无铅化与可靠性：SAC305 等无铅焊料脆性较高，底部填充胶需提供更强的应力缓冲能力。
- 先进基板材料：玻璃基板（CTE ~3–5 ppm/°C）和有机基板（CTE ~15–20 ppm/°C）的 CTE 差异更大，对底部填充胶的 CTE 调控提出新挑战。
工程警示：随着凸点间距缩小至 40 μm 以下，传统毛细流动底部填充（Capillary Underfill）可能无法完全填充，需考虑模塑底部填充（MUF）或预施加底部填充（Pre-applied Underfill）工艺。
1.6 底部填充应力优化的工程意义
在 Flip Chip 封装中，底部填充胶的热膨胀系数（CTE）是影响封装可靠性的核心参数。CTE 失配会在温度循环过程中产生热应力，导致凸点开裂、芯片钝化层破裂或底部填充胶分层。本课程将系统讲解如何通过材料选择、有限元仿真和工艺优化来管理 CTE 失配应力，提升 Flip Chip 封装的长周期可靠性。