1. TSV 技术概述
1.1 TSV 定义与核心概念
硅通孔（Through Silicon Via, TSV） 是一种垂直贯穿硅衬底的金属互连结构，通过在芯片或晶圆上刻蚀深孔并填充导电材料（通常为铜或多晶硅），实现芯片正面与背面、或堆叠芯片之间的电信号垂直导通。TSV 是当前 3D 封装与 3D IC 集成中最关键的互连技术之一。
核心特征： TSV 的深宽比（Aspect Ratio, AR）通常定义为孔深与孔径之比，典型工艺范围为 5:1 ~ 20:1，先进工艺可达 50:1 以上。
术语辨析： TSV 与普通芯片打线（Wire Bonding）或倒装焊（Flip Chip）不同，TSV 不占用芯片边缘面积，可实现最短的垂直互连路径，显著降低寄生电阻和电感。
1.2 TSV 在 3D 封装中的角色
TSV 是实现 3D 封装与 3D IC 集成的核心使能技术，其角色可归纳为以下四个关键维度：
| 角色维度 | 具体功能 | 技术优势 |
|---|---|---|
| 垂直互连 | 实现堆叠芯片间的电信号垂直传输 | 互连长度缩短至微米级，寄生效应大幅降低 |
| 带宽提升 | 支持数千个 TSV 并行传输数据 | 带宽密度可达传统封装 10~100 倍 |
| 功耗降低 | 缩短信号路径，减少驱动功耗 | 单位数据功耗降低 30%~50% |
| 异构集成 | 连接不同工艺节点、不同功能的芯片 | 实现存储器、逻辑、MEMS、RF 等异质集成 |
关键挑战： TSV 的引入会带来热应力、机械可靠性、衬底应力影响（Keep-Out Zone, KOZ）以及工艺成本等问题，需要在工艺参数优化中重点考虑。
1.3 技术发展历程与趋势
发展历程
| 阶段 | 时间 | 关键里程碑 | 典型参数 |
|---|---|---|---|
| 概念验证期 | 1990s ~ 2005 | TSV 概念提出，实验室验证垂直互连可行性 | 孔径 > 100 μm，AR < 3:1 |
| 工艺探索期 | 2005 ~ 2010 | Bosch 深反应离子刻蚀（DRIE）成熟，铜电镀填充工艺突破 | 孔径 30~50 μm，AR 5:1~10:1 |
| 量产导入期 | 2010 ~ 2015 | CMOS 图像传感器、存储器堆叠（HBM）率先量产 | 孔径 10~20 μm，AR 10:1~20:1 |
| 先进集成期 | 2015 ~ 至今 | HBM2/3、3D NAND、AI 芯片广泛采用 TSV 技术 | 孔径 5~10 μm，AR 20:1~50:1 |
技术趋势
- 孔径微缩化： 从 100 μm 级向 1~5 μm 级发展，追求更高的互连密度。
- 深宽比提升： 先进工艺 AR 可达 50:1 甚至 100:1，对刻蚀和填充工艺提出极高要求。
- 材料多样化： 除铜外，多晶硅、钨、导电胶等材料在特定场景得到应用。
- 工艺集成化： 从 Via-last 向 Via-middle、Via-first 演进，与前端工艺更紧密融合。
- 可靠性强化： 热应力管理、电迁移（EM）寿命、TSV 与器件交互效应（KOZ）成为研究热点。
当前产业焦点： HBM（High Bandwidth Memory）是 TSV 技术最成熟的大规模应用场景，单颗 HBM3 芯片包含超过 5000 个 TSV，数据速率达 6.4 Gbps/pin 以上。
1.4 TSV 工艺分类与流程概览
根据 TSV 在芯片制造流程中的插入位置，可分为三类：
| 类型 | 工艺时序 | 优点 | 缺点 |
|---|---|---|---|
| Via-first | 在器件制造之前或之后立即制作 | 与前端工艺兼容性好，热预算高 | 后续工艺可能影响 TSV 可靠性 |
| Via-middle | 在器件制造之后、金属互连层之前 | 热预算适中，TSV 对器件影响小 | 工艺集成复杂度较高 |
| Via-last | 在全部前端工艺完成后制作 | 对器件影响最小，灵活性高 | 热预算受限，深宽比要求高 |
工艺选择建议： 对于高性能计算和存储器堆叠，Via-middle 是目前最主流的方案；对于异构集成和先进封装，Via-last 因其灵活性而受到青睐。