1. RC延迟基础：物理起源、性能影响与缩放关系

1.1 RC延迟的物理起源

在集成电路中，金属互连线的RC延迟来源于互连线本身的寄生电阻（R）和寄生电容（C）的乘积。当信号在互连线上传输时，金属线的有限电阻和线间/线对地电容共同构成一个分布式的低通RC网络，导致信号上升/下降时间退化、传播延迟增加。

对于长度为L的互连线，其总电阻R和总电容C可分别表示为：

R = ρ · L / (W · T)      （ρ：金属电阻率，W：线宽，T：线厚）
C = ε₀ · εr · (L · W) / H   （εr：介质相对介电常数，H：介质厚度）

互连线的RC延迟（Elmore延迟模型）近似为：

τ_RC ≈ R · C = ρ · ε₀ · εr · (L²) / (W · T) · (W / H) = ρ · ε₀ · εr · L² / (T · H)

从上式可看出，RC延迟与线长的平方（L²）成正比，与金属电阻率ρ和介质介电常数εr成正比，而与线宽W无关（在简单平行板模型下）。这揭示了降低RC延迟的两个核心方向：采用低电阻率金属（铜替代铝）和采用低介电常数介质（low-k替代SiO₂）。

1.2 互连延迟对芯片性能的影响

随着工艺节点不断微缩，晶体管门延迟持续降低，但互连延迟并未按比例同步下降，导致互连延迟逐渐成为芯片性能的瓶颈。下表对比了不同技术节点下门延迟与互连延迟的变化趋势：

互连延迟对芯片性能的具体影响体现在以下几个方面：

• 时钟频率受限：长互连线上的RC延迟直接限制了全局时钟信号的传播速度，成为芯片最高工作频率的瓶颈。
• 信号完整性退化：RC低通滤波效应导致信号边沿变缓，增加建立/保持时间冲突风险，降低时序裕量。
• 功耗增加：互连线的寄生电容充放电消耗动态功耗，RC延迟越大，信号翻转所需时间越长，短路电流功耗也相应增加。
• 串扰噪声恶化：互连线间的耦合电容随线间距缩小而增大，导致相邻线间的串扰噪声幅度上升，可能引发逻辑错误。
• IR压降问题：电源/地互连线的电阻导致芯片内部供电电压不均匀，影响电路速度和噪声容限。

1.3 RC延迟与特征尺寸的缩放关系

在传统等比例缩放（Constant-Field Scaling）理论中，当特征尺寸（线宽W、线间距S、介质厚度H等）按比例因子k（k>1）缩小时，互连线的RC延迟变化需要仔细分析。以下为关键缩放关系：

从缩放分析中可得出重要结论：

• 局部互连（Local Interconnect）：线长随特征尺寸缩小而缩短，RC延迟有所改善，但改善幅度小于门延迟的改善幅度。
• 全局互连（Global Interconnect）：线长基本不随工艺微缩而缩短（芯片尺寸保持或增大），RC延迟随R和C的增大而显著恶化。
• RC延迟与门延迟的差距持续拉大：门延迟随特征尺寸缩小而持续降低，但互连延迟（尤其是全局互连）反而增大，导致互连延迟占比越来越高。

1.4 本节小结