📚 课程目录第3章迁移率增强原理

3. 迁移率增强原理：能带结构与载流子输运、应力对能带分裂的影响、迁移率增强的物理模型

3.1 能带结构与载流子输运基础

在半导体器件中，载流子（电子与空穴）的迁移率直接决定了沟道电流驱动能力。迁移率 \(\mu\) 定义为载流子在单位电场下的平均漂移速度：\(\mu = v_d / E\)。其物理本质受限于晶格散射机制（声子散射、电离杂质散射、界面粗糙度散射）和能带结构。

对于 Si 和 SiGe 等常见沟道材料，其导带底和价带顶的能带简并度是影响迁移率的关键因素：

载流子类型	能带极值位置	简并度（谷/带数）	有效质量各向异性
电子（导带）	Δ 谷（<100> 方向，k ≈ 0.85·2π/a）	6 重简并	纵向 m_l ≈ 0.98 m₀，横向 m_t ≈ 0.19 m₀
空穴（价带）	Γ 点（k=0）	重空穴（HH）+ 轻空穴（LH）双带简并	HH: m* ≈ 0.49 m₀，LH: m* ≈ 0.16 m₀

载流子输运时，电导有效质量 和 态密度有效质量 共同决定迁移率。对于电子，6 个等价 Δ 谷在无应力时具有相同的能量；对于空穴，重空穴带与轻空穴带在 Γ 点简并。这种简并性限制了迁移率的进一步提升。

  关键概念： 迁移率 \(\mu = q \tau / m^*\)，其中 \(\tau\) 为散射弛豫时间，\(m^*\) 为电导有效质量。降低 \(m^*\) 或抑制散射（增大 \(\tau\)）均可增强迁移率。应力技术主要作用于前者——通过能带分裂改变载流子分布，降低输运有效质量。

_C E_V

3.2 应力对能带分裂的影响

施加应力（单轴或双轴）会改变晶格对称性，进而引起能带分裂。这是应力工程提升迁移率的核心物理机制。

3.2.1 导带分裂（电子）

在 张应力 作用下，Si 的 6 重简并 Δ 谷发生分裂：

面内谷（Δ_∥，4 个）： 能量降低，电子优先占据这些谷。其电导有效质量较小（m_t = 0.19 m₀），有利于面内输运。
面外谷（Δ_⊥，2 个）： 能量升高，电子占据概率降低。

这种谷间电子重新分布降低了平均电导有效质量，从而增强电子迁移率。对于 压应力，分裂方向相反，面外谷能量降低，但面内输运有效质量增大，电子迁移率通常下降。

3.2.2 价带分裂（空穴）

应力对价带的影响更为显著：

单轴压应力（如 SiGe S/D 嵌入）： 重空穴（HH）带能量上升，轻空穴（LH）带能量下降，HH 与 LH 简并解除。空穴主要占据 HH 带，其有效质量在应力方向显著降低（能带曲率增大）。
双轴张应力（如 SOI 或 SiGe 虚拟衬底）： 同样解除 HH/LH 简并，并降低面内空穴有效质量。

工程经验： 对于 NMOS，单轴张应力（如 CESL 氮化硅应力层）沿沟道方向效果最佳；对于 PMOS，单轴压应力（如 SiGe S/D）沿沟道方向可显著提升空穴迁移率。3D 集成中，TSV 和键合工艺引入的全局应力需与沟道应力方向协同优化。

_C HH LH E_V (简并) 张应力 (NMOS) 4×Δ_∥ 2×Δ_⊥ E_C 分裂 ↓ HH LH E_V 轻微分裂压应力 (PMOS) 6×Δ E_C 不变 HH ↑ LH ↓ E_V 显著分裂

3.3 迁移率增强的物理模型

基于能带分裂机制，业界建立了成熟的迁移率增强物理模型，用于定量预测和工艺优化。

3.3.1 应力-迁移率增强关系

迁移率增强因子 \(\Delta \mu / \mu_0\) 与应力大小和方向的关系可通过以下模型描述：

模型名称	适用载流子	核心公式/关系	关键参数
谷间散射模型	电子	\(\mu_{eff} = \mu_0 \cdot \frac{N_{2D}}{N_{2D,0}} \cdot \frac{\langle m^* \rangle_0}{\langle m^* \rangle}\)	谷分裂能 \(\Delta E\)，占据数 \(N_{2D}\)
k·p 微扰模型	空穴	\(\mu_{enh} = \mu_0 \cdot \left(1 + \alpha \cdot \sigma_{xx} + \beta \cdot \sigma_{xx}^2\right)\)	形变势常数 \(\alpha, \beta\)，应力 \(\sigma_{xx}\)
蒙特卡洛输运模拟	电子/空穴	基于能带结构数值求解 BTE	散射率、能带色散关系

3.3.2 电子迁移率增强模型（谷间散射主导）

在张应力下，导带谷分裂能 \(\Delta E = \Xi_d \cdot (\varepsilon_{xx} + \varepsilon_{yy} + \varepsilon_{zz}) + \Xi_u \cdot \varepsilon_{zz}\)，其中 \(\Xi_d\) 和 \(\Xi_u\) 为形变势常数。电子在面内谷的占据概率为：

P_∥ = 4 / (4 + 2 · exp(-ΔE / k_B T))

平均电导有效质量降低为：

⟨m*⟩_eff = (P_∥ · m_t + (1 - P_∥) · m_l) / (P_∥ / m_t + (1 - P_∥) / m_l)

当 \(\Delta E \gg k_B T\) 时，\(P_∥ \to 1\)，⟨m*⟩_eff → m_t = 0.19 m₀，电子迁移率可提升约 1.5~2 倍。

3.3.3 空穴迁移率增强模型（能带曲率变化）

压应力下，HH 带与 LH 带分裂能 \(\Delta E_{HH-LH}\) 与应力线性相关。HH 带在应力方向的曲率增大（有效质量减小），迁移率增强因子可近似为：

μ_h / μ_0 ≈ 1 + γ · σ_comp · (1 - exp(-σ_comp / σ_sat))

其中 \(\gamma\) 为压阻系数（约 50~70 GPa⁻¹ 对于 Si PMOS），\(\sigma_{sat}\) 为饱和应力（约 1.5~2 GPa）。典型工艺中，SiGe S/D 引入约 1.5 GPa 单轴压应力，空穴迁移率可提升 40%~60%。

故障排查要点： 在 3D 集成中，TSV 和晶圆键合引入的全局热应力（CTE 失配）可能叠加在沟道应力上，导致：

应力方向与设计预期相反（如张应力被部分抵消）；
应力分布不均匀，导致芯片内迁移率差异；
应力超过临界值引发位错或界面分层。

排查时需结合微拉曼光谱（μ-RS）和 TCAD 应力仿真进行校准。

3.4 迁移率增强的工艺实现与故障关联

在 3D 集成工艺中，迁移率增强的故障通常源于应力传递路径的中断或应力状态的改变。常见故障模式包括：

应力层开裂或剥离： CESL 或 SiGe 层在高温键合过程中因 CTE 失配产生裂纹，导致沟道应力释放。
TSV 邻近效应： TSV 周围的应力场（压应力环）与沟道应力叠加，改变有效应力大小和方向。
晶圆减薄引入的应力松弛： 背面减薄导致原本的应力平衡状态被破坏，沟道应力下降。
界面层间应力屏蔽： 多层键合界面（如 SiO₂ 键合层）的弹性模量不匹配，部分应力被界面吸收。

  故障排查建议： 当实测迁移率低于预期时，按以下步骤排查：
  使用 μ-RS 或纳米束电子衍射（NBED）测量沟道区域的实际应力值；
对比 TCAD 仿真应力分布，识别应力损失位置；
检查键合界面和 TSV 周边是否存在微裂纹或分层；
评估温度历史（如退火、键合热循环）对应力松弛的影响。