2. 寄生电容基础：电容的物理定义、MOS电容结构、寄生电容的来源
在3D IC集成中，寄生电容是影响电路速度、功耗与信号完整性的核心物理量。理解其物理本质与来源，是后续优化栅极工程的前提。本节从电容的麦克斯韦方程定义出发，逐步深入到MOS电容结构与各类寄生电容的物理成因。
2.1 电容的物理定义
电容描述导体系统储存电荷的能力。对于任意两个导体构成的系统，其电容定义为：
C = Q / V其中，Q 为一个导体上的电荷量（库仑），V 为两导体间的电位差（伏特）。在微电子尺度下，电容由电场线分布决定，与导体几何形状、间距及介电常数相关。
对于平行板结构，理想电容公式为：
C = ε₀ · εᵣ · A / d| 符号 | 物理含义 | 典型值/单位 |
|---|---|---|
| ε₀ | 真空介电常数 | 8.854 × 10⁻¹² F/m |
| εᵣ | 相对介电常数（SiO₂ ≈ 3.9，HfO₂ ≈ 25） | 无量纲 |
| A | 电极正对面积 | μm² |
| d | 介质层厚度 | nm |
关键认知： 在3D IC中，TSV（硅通孔）与微凸点之间的间距d极小（亚微米级），且介质材料（如SiO₂、SiN、低k材料）的εᵣ差异显著，导致寄生电容密度可达 fF/μm² 量级，直接影响信号延迟。
2.2 MOS电容结构
MOS（金属-氧化物-半导体）电容是CMOS工艺中最基本的电容结构，也是栅极寄生电容的物理载体。其典型结构为：
- 栅极（Gate）： 多晶硅或金属（如TiN、TaN），作为电容上极板。
- 栅介质（Gate Dielectric）： SiO₂、SiON、高k材料（HfO₂、ZrO₂），厚度通常为1–5 nm。
- 半导体衬底（Substrate）： 硅（p型或n型），作为电容下极板。
MOS电容的C-V特性随偏压变化，分为三个工作区：
| 工作区 | 偏压条件（p衬底） | 电容特性 | 物理机制 |
|---|---|---|---|
| 积累区 | VG < VFB | C ≈ Cox | 空穴在Si-SiO₂界面堆积，等效于平行板电容 |
| 耗尽区 | VFB < VG < VTH | C 随 VG 减小 | 耗尽层宽度增加，Cdep 与 Cox 串联 |
| 反型区 | VG > VTH | C ≈ Cox（低频） | 反型层形成，屏蔽耗尽层，电容恢复至Cox |
3D集成提示： 在3D IC中，上层芯片的MOS栅极与下层芯片的TSV或互连线之间存在垂直耦合，形成额外的MOS-like寄生电容。此时衬底偏压效应（body effect）会显著改变C-V特性，需在SPICE模型中精确建模。
2.3 寄生电容的来源
在3D IC与先进CMOS工艺中，寄生电容主要来自以下三类物理机制：
2.3.1 耦合电容（Coupling Capacitance）
相邻导体之间通过电场线相互耦合形成的电容。在3D IC中，典型场景包括：
- TSV-TSV耦合： 相邻硅通孔之间，间距通常为5–20 μm，介质为SiO₂或低k材料。
- 微凸点-微凸点耦合： 键合界面处，凸点间距可小至1–5 μm。
- 互连线-互连线耦合： 同层或层间金属线之间的侧壁电容。
2.3.2 边缘电容（Fringing Capacitance）
导体边缘的电场线向外发散，形成额外的电容分量。在窄线宽（≤ 45 nm）工艺中，边缘电容占总寄生电容的比例可达30%–50%。
工艺陷阱： 在3D IC的TSV结构中，边缘电容对TSV深度/直径比（aspect ratio）极为敏感。高深宽比（> 10:1）的TSV，其侧壁边缘电容可超过底部平行板电容的2倍。栅极工程中，若忽略边缘电容，RC延迟模型误差可达20%以上。
2.3.3 重叠电容（Overlap Capacitance）
在MOSFET中，栅极与源/漏区在水平方向上的交叠区域形成的电容。其表达式为：
Cov = Cox · W · Lov其中，W 为栅宽，Lov 为栅-源/漏交叠长度（通常为5–20 nm）。在3D集成中，上层晶体管的栅极与下层TSV或阱区也可能形成垂直方向的重叠电容。
| 寄生电容类型 | 物理成因 | 典型结构 | 3D IC中的影响 |
|---|---|---|---|
| 耦合电容 | 相邻导体电场耦合 | TSV-TSV、互连线-互连线 | 串扰噪声、信号延迟 |
| 边缘电容 | 导体边缘电场发散 | TSV侧壁、栅极边缘 | 高频损耗、RC延迟增加 |
| 重叠电容 | 栅-源/漏交叠 | MOSFET栅极边缘、TSV-阱交叠 | 开关功耗、米勒效应 |
2.4 寄生电容对3D IC性能的影响
寄生电容在3D IC中导致以下关键问题：
- RC延迟增加： 互连线与TSV的寄生电容与电阻共同形成RC时间常数，限制工作频率。
- 动态功耗上升： 开关功耗 Pdyn = α · f · CL · VDD²，寄生电容CL直接贡献功耗。
- 串扰噪声： 耦合电容导致相邻信号线之间的电压扰动，影响信号完整性。
- 米勒效应： 栅-漏重叠电容Cgd在放大电路中引入等效输入电容倍增。