1. 课程导论：MOSFET 基本结构、阈值电压定义、掺杂对器件性能的重要性
1.1 MOSFET 基本结构
金属-氧化物-半导体场效应晶体管（MOSFET）是超大规模集成电路（VLSI）中最核心的开关器件。其基本结构由四个电极与三个材料区域构成：
- 源极（Source）：载流子注入端，通常与衬底同型掺杂但浓度更高。
- 漏极（Drain）：载流子收集端，结构与源极对称。
- 栅极（Gate）：控制沟道导电性的金属或多晶硅电极。
- 衬底（Substrate/Body）：器件的基础半导体材料，通常为轻掺杂的 P 型或 N 型硅。
- 栅氧化层（Gate Oxide）：栅极与沟道之间的绝缘层（通常为 SiO₂ 或高 k 介质）。
- 沟道（Channel）：源漏之间、栅氧化层下方的半导体表面区域，是电流流通的路径。
关键概念：MOSFET 本质上是一个电压控制型器件。栅极电压通过电容耦合调制沟道表面的载流子浓度，从而控制源漏电流的通断。
1.2 阈值电压定义
阈值电压（Threshold Voltage, VTH）是 MOSFET 从截止区进入线性区（或饱和区）的临界栅极电压。当 VGS < VTH 时，沟道处于耗尽或反型不足状态，源漏之间几乎没有电流；当 VGS ≥ VTH 时，沟道表面形成强反型层，导电通道建立，电流开始显著流动。
对于长沟道 N 沟道 MOSFET，阈值电压的经典表达式为：
VTH = VFB + 2φF + (√(2εsiqNA(2φF))) / Cox其中：
- VFB：平带电压，由功函数差和氧化层固定电荷决定。
- φF：衬底费米势，与掺杂浓度 NA 直接相关。
- NA：沟道区受主掺杂浓度（P 型衬底）。
- Cox：单位面积栅氧化层电容。
- εsi：硅的介电常数。
- q：电子电荷量。
核心洞察：从公式可以直观看出，沟道掺杂浓度 NA 出现在平方根项中。掺杂浓度越高，耗尽层电荷越多，需要更大的栅极电压才能形成反型层，因此 VTH 增大。这是本课程通过 TCAD 仿真重点验证的物理机制。
1.3 掺杂对器件性能的重要性
沟道掺杂浓度是 MOSFET 设计中最重要的工艺参数之一，直接影响以下关键性能指标：
| 性能指标 | 掺杂浓度升高（NA ↑） | 掺杂浓度降低（NA ↓） |
|---|---|---|
| 阈值电压 VTH | 增大（更难开启） | 减小（更容易开启） |
| 亚阈值摆幅 SS | 基本不变（理想 60 mV/dec） | 基本不变 |
| 漏致势垒降低 DIBL | 改善（短沟道效应减弱） | 恶化（短沟道效应增强） |
| 载流子迁移率 | 降低（杂质散射增强） | 升高（散射减弱） |
| 结电容 | 增大 | 减小 |
| 漏电流 IOFF | 降低 | 升高 |
设计权衡：提高沟道掺杂可以抑制短沟道效应并降低关态漏电流，但会牺牲载流子迁移率和增大结电容。现代 CMOS 工艺通过“晕环掺杂（Halo Implant）”和“超陡退火（Spike Anneal）”等技术，在沟道中心保持较低掺杂以维持迁移率，在源漏边缘引入高掺杂以控制短沟道效应。
1.4 本课程 TCAD 仿真实践路线
本课程将使用业界标准的 TCAD 工具（如 Sentaurus 或 Silvaco），通过以下步骤系统研究沟道掺杂对阈值电压的控制：
- 器件结构定义：在 TCAD 中构建 N 沟道 MOSFET 的二维/三维几何结构，设定栅氧化层厚度、沟道长度、源漏结深等关键尺寸。
- 掺杂分布设定：定义沟道区的均匀掺杂浓度（从 1×10¹⁶ cm⁻³ 到 1×10¹⁸ cm⁻³ 变化），以及源漏重掺杂分布。
- 电学仿真与 I-V 特性提取：执行传输特性仿真（VGS 扫描），提取不同掺杂浓度下的 ID-VGS 曲线。
- 阈值电压提取：使用恒定电流法（ID = 1×10⁻⁷ A/μm）或线性外推法提取 VTH。
- 结果分析与验证：对比仿真数据与理论公式，分析掺杂浓度对 VTH、亚阈值摆幅、DIBL 等参数的影响规律。
实践目标：通过本课程，你将掌握使用 TCAD 工具定量分析掺杂效应的完整流程，能够独立设计仿真实验来验证器件物理理论，并为实际工艺开发提供数据支撑。