4. PCIe均衡架构概览
PCIe链路速率从Gen1的2.5 GT/s提升到Gen5的32 GT/s、Gen6的64 GT/s后，信道对高频分量的衰减变得极其严重。一条典型FR4背板在16 GHz处的插入损耗可能达到30 dB以上，眼图几乎完全闭合。均衡（Equalization）就是在这种“高频被吃掉”的信道上，把信号重新“整形”回来的关键技术。理解均衡架构，核心是理解一条链路两端各自承担了什么角色：发送端负责“预加重”，接收端负责“补偿与判决”。
一、发送端FFE：在源头做“预失真”
发送端FFE（Feed-Forward Equalizer，前馈均衡器）位于PCIe发送器的输出驱动之前，其基本结构是一个带抽头延迟线的有限冲激响应滤波器。它把当前比特与前后若干比特按不同权重叠加，再驱动到信道上。最常见的3抽头FFE包含pre-cursor（前标）、main cursor（主标）和post-cursor（后标）三个系数。
FFE的作用可以直观理解为：既然信道会削弱高频、拖长码间干扰，那就在发送时故意把高频分量抬高、把低频分量压低，让信号经过信道后恰好恢复平坦。pre-cursor用于补偿信道的前向干扰，post-cursor用于抵消后向拖尾，main cursor决定主信号幅度。PCIe规范中，发送端通过Preset和TxEq系数来配置这些抽头，典型约束是系数绝对值之和不超过主标，以保证输出摆幅可控。
典型3抽头FFE输出表达式：
y[n] = c_pre · x[n+1] + c_main · x[n] + c_post · x[n-1]
其中：
c_pre ：前标系数，补偿前向ISI
c_main ：主标系数，决定主信号幅度
c_post ：后标系数，补偿后向ISI
约束 ：|c_pre| + |c_post| ≤ c_mainFFE的优点是工作在发送端，不引入额外噪声，且能直接改善到达接收端的信号质量。缺点是它会降低发送信号的总摆幅，且对信道深衰落的高频补偿能力有限，因此必须与接收端均衡配合使用。
二、接收端CTLE：连续时间线性均衡
CTLE（Continuous Time Linear Equalizer，连续时间线性均衡器）位于接收端模拟前端，通常紧跟在RX端接和可变增益放大器之后。它本质上是一个高通特性的模拟滤波器，通过提升高频增益、压低低频增益来补偿信道的低通特性。CTLE的典型参数包括直流增益、峰值增益、峰值频率和零点位置。
与FFE不同，CTLE是连续时间处理，不依赖采样时钟，因此没有采样率限制，功耗和面积也相对较小。它的主要作用是“粗调”：把经过信道后严重倾斜的频率响应拉回一个相对平坦的区间，为后续的DFE或ADC/DSP创造可工作的信号条件。CTLE的补偿能力通常用boost值衡量，Gen5链路上常见boost范围在6～12 dB之间。
三、DFE与ADC/DSP：从模拟补偿到数字判决
DFE（Decision Feedback Equalizer，判决反馈均衡器）工作在接收端采样之后。它利用已经判决出的历史比特，乘以反馈系数后从当前采样值中减去，从而消除后向码间干扰。DFE的最大优点是不放大噪声，因为它处理的是已判决的确定值；最大缺点是存在错误传播风险——一旦某个比特判错，错误会通过反馈路径影响后续多个比特。
ADC/DSP均衡则是更现代、更强大的方案。它先用高速ADC把模拟信号数字化，再在数字域完成FFE、CTLE、DFE甚至MLSE等复杂算法。ADC/DSP的优势是补偿精度高、可自适应调整、能同时处理幅度和相位损伤；代价是功耗和面积显著增加，且对ADC采样率和分辨率要求极高。PCIe Gen5/Gen6的接收端越来越多地采用ADC+DSP架构，以应对32 GT/s以上速率下的严重信道损耗。
四、四类均衡器的对比与协同关系
FFE、CTLE、DFE、ADC/DSP并不是互相替代的关系，而是按位置和功能分工协作。下表从工作域、补偿方向、噪声特性、自适应能力和典型应用位置五个维度进行对比。
| 均衡器 | 工作域 | 主要补偿 | 噪声特性 | 自适应 | 典型位置 |
|---|---|---|---|---|---|
| FFE | 发送端，数字/模拟 | 前向与后向ISI | 不放大噪声，但降低摆幅 | 通过Preset/系数配置 | TX输出驱动前 |
| CTLE | 接收端，模拟连续时间 | 信道低通倾斜 | 会放大高频噪声 | 有限，通常手动或慢速自适应 | RX模拟前端 |
| DFE | 接收端，判决后反馈 | 后向ISI | 不放大噪声，有错误传播 | 系数可自适应 | RX采样判决之后 |
| ADC/DSP | 接收端，数字域 | 幅度+相位+ISI综合 | 量化噪声，功耗高 | 强自适应，算法灵活 | RX高速ADC之后 |
五、案例场景：Gen5背板链路均衡配置
假设一条PCIe Gen5链路，发送端到接收端经过约20英寸FR4背板，16 GHz插入损耗约28 dB。初始配置下接收端眼高仅15 mV，误码率不达标。调试过程通常按以下顺序进行：
- 先调整发送端FFE的preset，选择pre-shoot和de-emphasis组合，使到达接收端的信号高频分量得到初步提升。
- 再调整接收端CTLE的boost值和峰值频率，使模拟前端输出信号的频率响应尽量平坦。
- 然后启用DFE，让反馈系数自适应收敛，消除残余后向ISI。
- 若仍不满足，则启用ADC/DSP路径，在数字域做更精细的FFE和DFE联合优化。
典型调试观察指标：
- 眼高 Eye Height ：目标 > 25 mV
- 眼宽 Eye Width ：目标 > 0.3 UI
- 误码率 BER ：目标 < 1e-12
- CTLE boost ：6 ~ 12 dB
- DFE 反馈抽头数 ：3 ~ 10 taps
- FFE preset ：P0 ~ P10 按信道选择六、复盘：均衡架构的核心逻辑
回顾本节内容，PCIe均衡架构可以归纳为一条清晰的信号修复链：发送端FFE在信号进入信道前做预失真，接收端CTLE在模拟域做连续时间补偿，DFE在判决后消除残余后向干扰，ADC/DSP则在数字域提供最强、最灵活的综合补偿能力。四者按“先粗后细、先模拟后数字、先线性后非线性”的顺序协同工作。