2. PCIe发展简史与版本演进
要理解今天PCIe 5.0、6.0为何如此设计，必须回到它诞生的起点。PCIe并不是凭空出现的新总线，而是对传统并行PCI总线在带宽、拓扑、信号完整性上瓶颈的系统性回应。本节沿着“速率—编码—特性”三条主线，梳理从PCI到PCIe 6.0的演进逻辑，帮助你在做链路预算、选型与调试时，能说清每一代“为什么这样定”。
一、核心原理：从并行共享到串行点对点
传统PCI是并行、共享、多drop的总线。所有设备挂在同一组地址/数据线上，靠仲裁决定谁使用总线，时钟与数据同频传输。当频率提升到66 MHz以上时，并行线间的偏斜（skew）、反射、串扰迅速恶化，且共享带宽意味着设备越多、每设备可用带宽越低。
PCIe的核心变革有三点：其一，改为点对点串行差分链路，每条Lane由一对发送差分和一对接收差分组成，天然抗共模噪声；其二，采用分层协议——事务层、数据链路层、物理层，把可靠传输、流控、错误重传与电气信号解耦；其三，引入Lane可扩展机制，x1、x2、x4、x8、x16按需组合，带宽随Lane数线性增长。这三点奠定了此后二十多年演进的基本框架。
二、版本演进主线：速率、编码与关键特性
PCIe每一代最直观的变化是单Lane速率翻倍，但真正决定“有效带宽”的是编码效率与协议开销。下表汇总了各代的关键参数（单Lane单向原始速率与有效带宽为常用近似值）：
| 版本 | 发布年份 | 单Lane速率(GT/s) | 编码方式 | 单Lane有效带宽(GB/s) | 关键特性 |
|---|---|---|---|---|---|
| PCIe 1.0 | 2003 | 2.5 | 8b/10b | 约0.25 | 点对点串行、分层协议、热插拔 |
| PCIe 2.0 | 2007 | 5.0 | 8b/10b | 约0.5 | 速率翻倍、动态链路宽度管理 |
| PCIe 3.0 | 2010 | 8.0 | 128b/130b | 约0.985 | 编码效率大幅提升、发送端均衡增强 |
| PCIe 4.0 | 2017 | 16.0 | 128b/130b | 约1.97 | 通道损耗预算收紧、更严格SI要求 |
| PCIe 5.0 | 2019 | 32.0 | 128b/130b | 约3.94 | 32 GT/s、连接器与PCB材料升级 |
| PCIe 6.0 | 2022 | 64.0 | PAM4 + FLIT | 约7.56 | PAM4、FLIT模式、FEC、轻量级前向纠错 |
可以看到，1.0到2.0是“频率翻倍”，3.0是“编码效率革命”，4.0到5.0是“信号完整性硬仗”，6.0则是“调制方式与协议帧结构的双重变革”。理解这条脉络，比死记数字更重要。
三、方法流程：如何判断一代PCIe的“真实带宽”
工程中常有人把GT/s直接当GB/s用，这是典型误区。正确换算流程如下：
- 取单Lane速率（GT/s），乘以编码效率：8b/10b为0.8，128b/130b约为0.9846，PAM4+FLIT需再考虑FEC与FLIT开销。
- 得到单Lane有效带宽（GB/s），再乘以Lane数。
- 扣除TLP包头、DLLP、ACK/NAK、流控信用更新等协议开销，实际可用带宽通常再打八到九折。
示例：PCIe 4.0 x16 单向有效带宽估算
16 GT/s × (128/130) ≈ 15.75 Gb/s（单Lane）
15.75 / 8 ≈ 1.97 GB/s（单Lane）
1.97 × 16 ≈ 31.5 GB/s（x16 理论有效）
扣除协议开销后，实测常见约 25～28 GB/s四、案例与场景：从SSD到AI加速卡
以NVMe SSD为例，PCIe 3.0 x4单向约3.94 GB/s，已接近早期高端SSD上限；PCIe 4.0 x4约7.88 GB/s，正好匹配PCIe 4.0 SSD的读写能力；PCIe 5.0 x4约15.75 GB/s，为下一代SSD预留空间。再看AI加速卡：训练卡常需x16 Gen4/Gen5，因为模型参数与梯度同步对双向带宽极其敏感，链路降速会直接拉长训练时间。
另一个典型场景是链路降速协商。当主板、插槽、设备支持的速率不一致时，PCIe会自动协商到共同支持的最高速率。例如Gen5设备插入Gen4插槽，会以Gen4运行。调试时若发现带宽不达预期，应优先检查链路状态寄存器中的“当前速率/宽度”与“最大支持速率/宽度”是否一致。
五、误区与复盘
- 误区一：GT/s等于GB/s。 必须除以8并乘编码效率，否则会高估约20%～25%。
- 误区二：Gen6只是“再翻倍”。 Gen6改用PAM4，每符号2 bit，同时引入FLIT与FEC，协议行为与Gen5差异很大，误码率与延迟特性需重新评估。
- 误区三：忽略通道损耗。 Gen4以上对PCB材料、过孔、连接器要求陡增，同一走线在Gen3可用、Gen5可能直接失败。
- 误区四：只看速率不看宽度。 x8 Gen5与x16 Gen4带宽接近，选型时要综合Lane资源与成本。
把这张演进图记在脑子里，后续学习链路训练、均衡、FLIT模式、FEC时，你就能清楚知道每一项技术是为解决哪一代的哪个瓶颈而出现的。PCIe的演进史，本质上就是一部“在有限信道里不断榨取有效带宽”的工程史。