3. ADC/DAC与前端信号调理
在3.2T光模块的DSP信号链中，ADC与DAC是数字域与模拟域之间唯一的物理接口，也是整条链路性能的“天花板”。DSP再强的均衡算法，也无法恢复被ADC量化噪声或时钟抖动破坏的信息。本节围绕采样率、分辨率、带宽三个核心参数的选择逻辑，以及模拟前端均衡、时钟恢复与抖动影响展开，最后落到3.2T接口设计的具体挑战上。
采样率、分辨率与带宽：三个互相牵制的参数
先明确三个参数的定义与关系。采样率fs决定可无混叠处理的信号带宽，按奈奎斯特准则需满足fs ≥ 2×信号最高频率分量；分辨率（位数N）决定量化信噪比，理想满量程正弦输入下SNR ≈ 6.02N + 1.76 dB；模拟带宽则决定前端能否把高频分量“送进”采样器而不被过度衰减。三者并非独立可调：提高采样率可放宽抗混叠滤波器过渡带要求，但功耗与时钟抖动敏感度上升；提高分辨率改善量化噪声，却压缩了相同工艺下的采样速率上限。
以3.2T场景为例，若采用单波200G PAM4、每符号2 bit，符号率为100 GBd，则基带信号主要能量集中在约50 GHz以内，但PAM4的陡峭边沿与均衡需求使实际关注带宽需延伸到约0.6～0.75倍符号率，即60～75 GHz。此时若取fs = 170 GS/s（约1.7倍符号率），可给抗混叠滤波器和数字均衡留出余量；若仅取fs = 2×75 GHz = 150 GS/s，则过渡带极窄，模拟滤波器阶数陡增。工程上常以“过采样率OSR = fs/(2×信号带宽)”衡量，OSR取1.1～1.3是功耗与性能的常见折中。
分辨率的选择要结合调制阶数与均衡增益。PAM4每符号携带2 bit，理论量化噪声需比信号最低判决电平低足够裕量。若ADC为6 bit，理想SNR约37.9 dB；考虑前端噪声与时钟抖动后有效位数ENOB往往降到4.5～5 bit，此时需依靠DSP均衡补偿。实际设计中更关注ENOB而非标称位数，因为ENOB把量化噪声、热噪声、时钟抖动统一折算到输入端的等效噪声。
模拟前端均衡：把“被信道吃掉的高频”补回来
光模块接收端的模拟前端均衡通常由连续时间线性均衡器（CTLE）承担，其本质是一个带峰值增益的频率响应整形网络：在低频段增益为0 dB附近，在高频段（如30～60 GHz）抬升数dB，用以补偿PD寄生电容、TIA带宽限制和PCB走线损耗造成的高频衰减。CTLE的典型可调参数包括峰值增益（peaking gain，常见0～10 dB范围）和零点位置（决定抬升的起始频率）。
实际调节时，可先断开数字均衡，仅观察ADC采样后的眼图：若眼图高频边沿明显变缓、上下眼睑张开度不足，说明高频损失占主导，应增大CTLE峰值增益；若眼图出现明显过冲和振铃，则说明抬升过度，需降低峰值增益或把零点往高频移。一个可操作的判据是：在目标误码率下扫描CTLE峰值增益，记录每个档位对应的ENOB与眼高，选择眼高最大且过冲不超过约10%的档位。CTLE之后通常还串一级可变增益放大器（VGA），把信号摆幅调整到ADC满量程的70%～80%，既避免削顶又充分利用量化动态范围。
时钟恢复与抖动：被低估的SNR杀手
时钟抖动对采样的影响可用近似式量化：SNR_j ≈ −20·log₁₀(2π·f_sig·σ_t)。以f_sig = 50 GHz、要求抖动引入的SNR不低于40 dB为例，可反推σ_t ≤ 1/(2π×50G×10²) ≈ 0.32 ps。这意味着3.2T接收前端的RMS时钟抖动需控制在亚皮秒量级，对CDR的PLL带宽、VCO相位噪声和参考时钟质量都提出严苛要求。
CDR的作用是从数据边沿中提取相位信息并生成采样时钟。工程上需关注两个指标：一是环路带宽，带宽过窄则跟踪不了低频相位漂移，过宽则把数据抖动直接搬进采样时钟；二是抖动传递函数，通常希望高频抖动被环路抑制、低频抖动被跟踪。调试时可注入不同频率的正弦抖动，观察误码率随抖动频率的变化曲线，找到环路带宽附近的“抖动放大峰”，再通过调整阻尼系数或电荷泵电流把峰值压下去。
面向3.2T的接口设计挑战
3.2T意味着单模块需处理16路200G或8路400G通道，通道间的时间偏斜（skew）、串扰和功耗密度成为新的约束。多通道ADC阵列的采样时钟需保持严格的相位对齐，否则通道间偏斜会直接转化为符号间干扰；同时，高速ADC/DAC的功耗在模块总功耗中占比可观，过采样率每提高一档，功耗往往呈线性甚至超线性增长。因此3.2T接口设计的核心取舍是：在满足目标误码率所需ENOB的前提下，尽量压低采样率与分辨率，把省下的功耗预算留给DSP均衡和光器件。
把上述参数串起来看，ADC/DAC与前端调理并不是孤立选型，而是一条从光到数字的预算链：光信噪比决定输入上限，TIA与CTLE决定高频保真度，ADC的ENOB与时钟抖动共同决定量化后的有效信噪比，最终由DSP均衡去“花”这份预算。理解这条链上每一环的定量关系，才能在3.2T的速率压力下做出合理的接口设计取舍。