4、硬件架构总体设计：业务处理板硬件组成模块划分、数据流架构、控制流架构、电源与时钟架构
OTN（光传送网）业务处理板是波分设备中完成客户侧业务接入、映射复用、交叉调度和线路侧成帧的核心硬件载体。其硬件架构设计的核心任务，是在有限的板卡面积、功耗和散热约束下，将光模块、成帧芯片、交叉芯片、主控CPU、电源模块和时钟模块高效组织为一个可稳定运行、可维护、可扩展的子系统。本章从模块划分、数据流、控制流、电源与时钟四个维度展开，建立业务处理板硬件架构的总体设计框架。
上图给出了业务处理板的总体硬件架构。从物理功能划分，板卡可划分为客户侧接入区、交叉与调度区、线路侧区、控制与管理区、电源与时钟区五大模块。数据流从客户侧光模块进入，经映射、交叉、成帧后从线路侧发出；控制流由主控CPU通过I2C/SPI/GPIO总线管理各芯片；电源与时钟树为所有有源器件提供工作条件。下面逐一展开设计要点。
4.1 硬件组成模块划分
业务处理板的模块划分遵循“高内聚、低耦合”原则，同时兼顾散热、信号完整性和可维护性。每个模块在物理上尽量独立，在逻辑上通过标准接口互联。
- 客户侧接入模块：包含客户侧光模块（如QSFP-DD、SFP-DD）、信号调理PHY芯片、映射/去映射逻辑（通常集成在成帧芯片或FPGA中）。该模块负责将客户侧业务（如100GE、OTU4）转换为统一的ODUk容器。
- 交叉与调度模块：核心是ODUk交叉芯片，支持VC4/ODU0/ODUflex级别的无阻塞交叉。部分板卡还集成分组交换单元，用于承载PKT/MPLS-TP业务。该模块通过背板接口与其他板卡互联。
- 线路侧模块：包含OTU成帧器、FEC编解码器、线路侧光模块（如CFP2、QSFP-DD）。负责将ODUk封装为OTUk帧，并完成电层FEC编码后发送至光模块。
- 控制与管理模块：主控CPU（如ARM Cortex-A系列）运行嵌入式Linux，负责设备管理、性能监控、告警处理、协议栈（如OSPF-TE、LMP）运行。通过MDIO/I2C/SPI总线管理各芯片寄存器。
- 电源与时钟模块：电源模块将背板输入的-48V或12V转换为板卡所需的各路电压（如0.85V核心电压、1.8V IO电压、3.3V光模块电压）；时钟模块提供系统同步时钟、线路时钟和参考时钟。
| 模块名称 | 核心器件 | 关键接口 | 设计关注点 |
|---|---|---|---|
| 客户侧接入 | 光模块、PHY、FPGA | XFI/CAUI-4、MDIO | 信号完整性、散热 |
| 交叉调度 | ODUk交叉芯片 | 背板SerDes、SPI | 交叉容量、时延 |
| 线路侧 | 成帧器、FEC、光模块 | OTL4.10、I2C | FEC增益、功耗 |
| 控制管理 | CPU、DDR、Flash | PCIe、GE、UART | 启动时间、可靠性 |
| 电源时钟 | DC/DC、PLL、晶振 | 电源轨、时钟树 | 纹波、抖动、时序 |
4.2 数据流架构
数据流架构描述了业务信号从客户侧到线路侧的完整路径，以及反向路径。设计目标是保证数据通路的带宽匹配、时延可控、无阻塞交叉。
- 客户侧接收方向：客户光模块接收光信号→光电转换→PHY芯片均衡→映射逻辑将业务封装为ODUk（如ODU0/ODU1/ODU2）→送入交叉芯片。
- 交叉调度：交叉芯片根据ODUk的时隙分配，将业务从客户侧端口交换到指定的线路侧端口。交叉粒度可以是ODU0（1.25G）、ODU1（2.5G）、ODU2（10G）或ODUflex。
- 线路侧发送方向：交叉后的ODUk进入成帧器→封装为OTUk帧→添加FEC校验→线路光模块电光转换→发送至光纤。
- 反向路径：线路侧接收→FEC解码→去映射为ODUk→交叉→映射为客户业务→客户光模块发送。
数据流设计的关键在于带宽核算。例如，一块支持8×100GE客户侧和4×200GE线路侧的板卡，客户侧总带宽为800G，线路侧总带宽也为800G，交叉芯片容量需至少为1.6T（双向）。实际设计中还需考虑开销（如OTN帧开销、FEC开销），因此交叉芯片容量通常留有20%~30%余量。
4.3 控制流架构
控制流架构解决“谁管理谁”的问题。主控CPU作为管理核心，通过多种总线与各芯片通信，实现配置下发、状态查询、告警上报和在线升级。
- 管理通道：CPU通过MDIO总线管理光模块（读取DDM信息、配置寄存器）；通过I2C总线管理PHY芯片和电源模块；通过SPI总线管理交叉芯片和成帧器。
- 数据通道：CPU通过PCIe或GE接口与交叉芯片内部的管理CPU通信，用于批量配置交叉连接表；通过UART口输出调试日志。
- 带外管理：板卡通过背板管理总线（如IPMB）与主控板通信，实现整机管理。即使业务数据中断，管理通道仍应保持可用。
控制流设计需注意总线隔离和优先级。例如，光模块的MDIO总线频率通常为2.5MHz，而交叉芯片的SPI可达50MHz，两者不能共用同一总线。同时，告警信号应使用独立GPIO中断线，避免轮询延迟。
4.4 电源与时钟架构
电源与时钟是板卡的“生命线”。电源架构需满足各路电压的精度、纹波和上电时序要求；时钟架构需满足各芯片的参考时钟频率、抖动和同步要求。
电源架构：背板输入-48V经隔离DC/DC转换为12V中间母线，再经非隔离DC/DC降压为各路负载电压。典型电压轨包括：CPU核心0.85V/10A、DDR4 1.2V/4A、SerDes 1.0V/8A、光模块3.3V/6A、IO 1.8V/3A。上电时序需遵循“先核心后IO”的原则，避免芯片闩锁。
时钟架构：板卡时钟源包括：本地晶振（25MHz或156.25MHz）、背板同步时钟（8kHz/2MHz）、线路恢复时钟。通过PLL芯片产生各芯片所需的参考时钟，如交叉芯片的156.25MHz、成帧器的155.52MHz、CPU的100MHz。时钟抖动要求通常为<1ps RMS（对于SerDes参考时钟）。
| 时钟类型 | 频率 | 用途 | 抖动要求 |
|---|---|---|---|
| 系统同步时钟 | 8kHz/2MHz | OTN同步 | <0.1UI |
| SerDes参考时钟 | 156.25MHz | 交叉/成帧SerDes | <0.5ps RMS |
| CPU时钟 | 100MHz | 主控CPU | <1ps RMS |
| 线路恢复时钟 | 155.52MHz | 线路侧同步 | <0.3ps RMS |
4.5 案例拆解：某100G/200G混合业务处理板设计
某运营商现网设备需升级支持100GE和200GE混合业务，要求单板支持8×100GE客户侧和4×200GE线路侧，并支持ODUflex灵活交叉。初始设计时，工程师直接选用1.2T交叉芯片，但实测发现高负载下交叉时延超标。
分析过程：通过抓取交叉芯片内部计数器，发现ODUflex业务在交叉时被拆分为多个ODU0时隙，导致内部路由跳数增加。进一步检查发现，交叉芯片的时隙分配算法对ODUflex支持不完善，需要手动配置时隙映射表。
解决方案：修改交叉芯片的时隙分配策略，将ODUflex业务优先分配在连续时隙；同时优化FPGA侧的映射逻辑，减少ODUflex的拆分次数。调整后，交叉时延从12μs降至8μs，满足系统要求。
复盘经验：交叉芯片容量并非越大越好，需关注其内部时隙分配算法对灵活业务的适配性。选型时应要求芯片厂商提供ODUflex交叉的详细行为模型，并在设计阶段进行仿真验证。