4、PCB设计基础回顾：层叠结构、阻抗控制、信号完整性基础、常用板材与工艺
阵列光开关模块的PCB设计，其核心挑战在于高速信号（通常为10Gbps以上的SerDes信号，甚至25Gbps+）、高密度BGA封装（如FPGA、CDR、TIA/DRV芯片）、多路并行光通道的串扰抑制，以及精密模拟电路（如MPD监测、TEC温控）的噪声隔离。在进入具体的模块设计之前，必须夯实PCB设计的基础。本章将围绕层叠结构设计、阻抗控制、信号完整性（SI）基础以及板材与工艺选型四个维度展开，为后续的电源完整性、DDR布线、光收发通道布局等章节奠定坚实的理论和方法论基础。
上图清晰地展示了本章四个核心知识模块的关联关系：层叠结构是物理载体，决定了阻抗控制的可行性；阻抗控制是信号完整性的基础保障；而板材与工艺则是实现前两者的物质前提。在实际的阵列光开关模块设计中，这四个要素必须作为一个整体进行协同设计，任何单点优化都可能带来系统性的性能瓶颈。
4.1 层叠结构设计：从“几层板”到“三维传输环境”
4.1.1 核心原理：层叠是PCB的“骨架”与“血管”
层叠结构不仅仅是决定PCB厚度和层数的参数，它直接定义了信号回流路径的完整性、电源分配网络（PDN）的阻抗特性以及相邻层之间的串扰耦合强度。对于阵列光开关模块，通常包含FPGA（处理高速SerDes）、MCU（控制逻辑）、TIA/DRV（模拟前端）、电源管理单元（PMU）等，其层叠设计必须遵循以下核心原则：
- 信号层与参考平面层紧密耦合：高速信号层必须紧邻完整的参考平面（GND或电源），且介质厚度（H）应尽量小，以减小回流路径面积，降低辐射和串扰。
- 对称性与平衡性：层叠结构在垂直方向上应尽量对称，避免因铜厚和介质厚度不对称导致的板弯翘（Bow/Twist），这对于多光模块对准的机械稳定性至关重要。
- 电源地平面配对：相邻的电源层和地层应形成紧密的平面电容，为高速开关器件提供低阻抗的瞬态电流。在阵列光开关中，VCSEL驱动器的突发电流可达数百mA，若PDN阻抗过高，将直接导致光功率波动。
4.1.2 判断方法与操作流程：如何规划层叠
在规划层叠时，建议遵循以下流程：
- 盘点资源：列出所有需要布线的信号类型（高速差分对、低速控制、模拟、DDR总线等）及其数量。
- 确定层数：根据BGA扇出难度和信号密度，初步估算层数。对于典型的16通道阵列光开关模块，建议至少8层，推荐10-12层。
- 分配层序：将高速信号层安排在靠近地平面的位置，模拟信号层与数字信号层物理隔离，电源层根据电压域进行分割。
- 仿真验证：使用HyperLynx或SiSoft等工具进行层叠阻抗和回流路径的预仿真。
4.1.3 常见误区与复盘
复盘：必须保证参考平面的完整性，若必须分割，分割线应避开高速信号下方，且分割处需添加缝合电容（Stitching Capacitor）。
4.2 阻抗控制：从“算出来”到“做出来”
4.2.1 核心原理：传输线的“特性阻抗”
特性阻抗（Z0）是传输线上行波电压与电流之比，由传输线的物理尺寸和材料特性决定。对于阵列光开关模块，主要涉及两类阻抗：单端阻抗（通常为50Ω，用于时钟、单端控制信号）和差分阻抗（通常为100Ω，用于SerDes高速信号）。阻抗不匹配会导致信号反射，引起振铃和眼图闭合。
阻抗计算的核心公式（微带线近似）为：
Z0 ≈ (87 / √(εr + 1.41)) * ln(5.98H / (0.8W + T))其中，εr为介电常数，H为介质厚度，W为线宽，T为铜厚。实际工程中，我们依赖场求解器（如Polar SI9000）进行精确计算。
4.2.2 判断方法与操作流程：阻抗设计五步法
| 步骤 | 关键动作 | 输入/输出 |
|---|---|---|
| 1. 确定目标阻抗 | 根据接口标准（如SFP+、QSFP28）确定差分100Ω，单端50Ω | 目标阻抗值 |
| 2. 选择参考层 | 确保参考层为完整GND，且距离最近 | 层叠结构 |
| 3. 计算线宽线距 | 使用SI9000计算，考虑蚀刻补偿 | 线宽W，线距S，介质厚度H |
| 4. 仿真验证 | 在3D电磁场中验证过孔、焊盘处的阻抗突变 | S参数，TDR阻抗曲线 |
| 5. 板厂确认 | 提供阻抗测试条（Coupon）要求，确认生产公差 | 阻抗测试报告 |
4.2.3 案例拆解：差分过孔的阻抗优化
在阵列光开关模块中，高速信号从FPGA BGA扇出后，必须通过过孔换层到内层走线。过孔的残桩（Stub）和焊盘电容会导致阻抗偏低（通常降低5-10Ω）。
分析过程：通过TDR定位，确认阻抗跌落点位于BGA扇出过孔处。原因是过孔孔径12mil，焊盘直径22mil，残桩长度达15mil。
解决方案：① 将过孔孔径减小至10mil，焊盘优化为18mil；② 采用背钻工艺，将残桩控制在5mil以内；③ 在过孔附近增加回流地过孔，减小回路电感。
结果对比：优化后，过孔处阻抗回升至98Ω，眼图高度恢复至标准值的95%以上，误码率从1E-9改善至1E-12。
4.2.4 常见误区
4.3 信号完整性基础：反射、串扰与损耗
4.3.1 核心原理：三大SI杀手
信号完整性（SI）是保证信号从驱动端到接收端不失真的工程科学。在阵列光开关模块中，主要关注以下三个问题：
- 反射（Reflection）：由阻抗突变引起，表现为振铃和过冲。解决手段是端接匹配（源端串联或终端并联）。
- 串扰（Crosstalk）：相邻信号线之间的电磁耦合。对于并行光通道，通道间串扰会直接导致光模块的串扰惩罚（Crosstalk Penalty）超标。解决手段是增大线距、添加屏蔽地线、减少平行走线长度。
- 损耗（Loss）：包括导体损耗（趋肤效应）和介质损耗（Df值）。高频下介质损耗占主导，表现为眼图幅度衰减和抖动增大。
4.3.2 判断方法与操作流程：SI仿真与测试
在PCB设计阶段，必须进行SI预仿真和后仿真。具体流程如下：
- 预布局仿真：在布线前，根据拓扑结构（点对点、菊花链等）评估端接方案。
- 布线后仿真：提取实际走线的S参数，检查眼图是否满足模板要求（如IEEE 802.3bj）。
- 时域反射计（TDR）测试：在PCB加工后，使用TDR测试实际阻抗曲线，验证阻抗控制是否达标。
- 误码率测试（BERT）：在模块调试阶段，通过误码仪测试实际通道的误码率，验证SI裕量。
4.3.3 实战场景：并行光通道的串扰抑制
在一个16通道的阵列光模块中，相邻通道的差分对间距若小于3倍线宽，串扰将显著增加。我们通过以下措施将串扰从-25dB降低至-35dB：
代价与风险：增大间距导致布线密度下降，需要增加一层信号层来满足布线需求，成本增加约8%。但串扰裕量提升10dB，系统误码率从1E-8改善至1E-14，可靠性显著提升。
4.3.4 总结复盘
SI设计不是事后补救，而是必须在原理图阶段就考虑端接，在布局阶段就规划拓扑，在布线阶段就控制阻抗和间距。对于阵列光开关，建议将SI仿真纳入设计评审的必检项。
4.4 常用板材与工艺：材料决定性能上限
4.4.1 核心原理：Dk/Df/CTE的权衡
板材的选择直接影响信号损耗、阻抗精度和机械可靠性。关键参数包括：
- 介电常数（Dk）：影响信号传播速度和阻抗值。Dk越稳定，阻抗越可控。
- 介质损耗因子（Df）：决定介质损耗。Df越低，高频损耗越小，适合25Gbps+信号。
- 热膨胀系数（CTE）：影响过孔可靠性和BGA焊接应力。Z轴CTE过高会导致过孔断裂。
| 材料类型 | Dk (1GHz) | Df (10GHz) | 相对成本 | 适用场景 |
|---|---|---|---|---|
| 普通FR4 | 4.2-4.5 | 0.015-0.020 | 1x | 低速控制、电源板 |
| 中损耗FR4（如S1000-2M） | 4.1 | 0.008-0.010 | 1.5x | 10Gbps以下信号 |
| 低损耗（如Megtron6） | 3.6-3.8 | 0.002-0.004 | 3-4x | 25Gbps+高速信号 |
| 高频陶瓷填料（如RO4350B） | 3.48 | 0.0037 | 5x | 射频/微波电路 |
4.4.2 判断方法与操作流程：选材决策树
在阵列光开关模块中，建议采用混压工艺：高速信号层使用低损耗材料（如Megtron6），而低速和电源层使用普通FR4，以平衡性能与成本。选材流程如下：
- 确认最高信号速率：若≥25Gbps，必须选用Df≤0.005的材料。
- 评估环境温度：光模块工作温度范围通常为-40℃~85℃，需确认材料的Tg（玻璃化转变温度）≥170℃。
- 确认加工工艺：低损耗材料通常较脆，需确认板厂是否具备对应的钻孔和层压能力。
4.4.3 案例拆解：混压板材的翘曲控制
分析：原因是Megtron6与FR4的CTE差异较大（分别为12ppm/℃和15ppm/℃），且层压时未做对称设计。
解决：① 将层叠调整为对称结构，确保上下表面材料分布一致；② 在板材过渡区域增加应力释放槽；③ 与板厂协商，采用逐步降温的层压曲线。
结果：翘曲度降至0.3%，满足要求，且未增加额外成本。
4.4.4 常见误区
综上所述，层叠、阻抗、SI与板材工艺是阵列光开关模块PCB设计的四大基石。设计者必须理解它们之间的内在联系，并在实际项目中灵活运用。下一阶段，我们将基于这些基础，深入探讨电源分配网络（PDN）设计与去耦策略，敬请期待。