3. MIPI DSI 物理层：D-PHY 高速模式与低功耗模式
MIPI DSI 物理层，说白了就是 D-PHY。很多刚接触显示驱动设计的工程师，一上来就被各种模式、Lane 配置搞晕了。我个人习惯把 D-PHY 理解成一条「双模高速公路」——既能飙车，也能慢悠悠地散步。
这一章，我们就来拆解这条高速公路的底层逻辑。
3.1 两种工作模式：高速 vs 低功耗
D-PHY 的物理层只有两种模式：高速模式（HS） 和 低功耗模式（LP）。它们共用同一组物理线，但电气特性和用途完全不同。
| 特性 | 高速模式 (HS) | 低功耗模式 (LP) |
|---|---|---|
| 电压摆幅 | 差分信号，约 200mV | 单端信号，1.2V |
| 传输速率 | 80 Mbps ~ 4.5 Gbps / Lane | ≤ 10 Mbps |
| 功耗 | 高（驱动差分对） | 极低（CMOS 电平） |
| 用途 | 传输图像数据、同步信号 | 命令模式、总线控制、初始化 |
| 时钟需求 | 需要专用时钟通道 | 无需时钟，异步传输 |
关键点：HS 模式是差分信号，LP 模式是单端信号。两者不能同时工作。每次从 LP 切换到 HS，都需要一个「准备序列」——也就是我们常说的 SoT（Start of Transmission）。
我在项目中遇到过一个问题：某款面板在初始化时，LP 模式下发送的命令总是被误判。后来发现是 LP 模式下的上升沿太慢，导致接收端采样错误。嗯，这里要注意——LP 模式虽然速率低，但对边沿斜率有严格要求。
3.2 Lane 配置与数据映射
D-PHY 的 Lane 配置，说白了就是「用几根线来传数据」。常见的配置有 1-Lane、2-Lane、4-Lane。你想想看，4-Lane 的带宽是 1-Lane 的 4 倍，但 PCB 走线难度也翻倍。
数据映射的核心规则是：字节到 Lane 的分配。MIPI 协议规定，数据字节必须按顺序分配到各个 Lane 上。举个例子，4-Lane 配置下，第一个字节走 Lane0，第二个字节走 Lane1，第三个字节走 Lane2，第四个字节走 Lane3，第五个字节又回到 Lane0。
// 4-Lane 数据映射示例（假设数据流为 D0, D1, D2, D3, D4, D5, D6, D7）
// Lane0: D0, D4, D8, ...
// Lane1: D1, D5, D9, ...
// Lane2: D2, D6, D10, ...
// Lane3: D3, D7, D11, ...
// 注意：每个 Lane 内部还要进行 8B/9B 编码（或 8B/10B 编码，取决于版本）
// 实际传输的是编码后的符号，不是原始字节个人经验：我建议在 FPGA 实现时，先做一个 Lane 对齐的仿真。我曾经因为字节顺序搞反，导致图像花屏了整整两天。后来加了一个「数据映射检查模块」，每次上电先发一个固定图案，确认 Lane 映射正确后再开始传数据。
3.3 时钟通道与数据通道的时序关系
时钟通道和数据通道之间，存在严格的时序关系。D-PHY 使用源同步时钟——时钟由发送端（通常是 SoC 或 FPGA）产生，随数据一起发送给接收端（显示面板）。
核心时序参数有两个：
- t_HS_PREPARE：从 LP 切换到 HS 前的准备时间，典型值 40ns ~ 85ns。
- t_HS_ZERO：HS 模式开始后的稳定时间，典型值 145ns ~ 300ns。
- t_HS_TRAIL：HS 模式结束后的拖尾时间，典型值 60ns ~ 105ns。
- t_CLK_POST：最后一个数据字节传输完成后，时钟继续维持的时间。
为什么会这样？因为接收端需要时间来锁定时钟和数据。如果 t_HS_PREPARE 太短，接收端的 PLL 还没锁定，数据就来了——那肯定出错。
| 参数 | 最小值 | 典型值 | 最大值 | 说明 |
|---|---|---|---|---|
| t_HS_PREPARE | 40 ns | 65 ns | 85 ns | LP→HS 准备时间 |
| t_HS_ZERO | 145 ns | 200 ns | 300 ns | HS 稳定时间 |
| t_HS_TRAIL | 60 ns | 80 ns | 105 ns | HS 结束拖尾 |
| t_CLK_POST | 60 ns | 100 ns | — | 时钟后保持时间 |
避坑指南：我曾经在 FPGA 上实现 D-PHY 发送端时，忽略了 t_CLK_POST 的要求。结果在高速模式下，最后一个像素数据总是丢失。后来用示波器一量，发现时钟在数据结束前就停了。接收端没来得及采样最后一个字节。记住：时钟必须比数据多跑一会儿。
3.4 Skew 与 Jitter 的影响
Skew 和 Jitter，是高速设计中绕不开的两个「魔鬼」。
- Skew（偏斜）：不同 Lane 之间，或者时钟与数据之间的时间偏差。原因：PCB 走线长度不等、过孔数量不同、温度梯度。
- Jitter（抖动）：信号边沿在时间轴上的随机偏移。原因：电源噪声、串扰、PLL 相位噪声。
在 D-PHY 中，Skew 的影响尤其致命。因为接收端用时钟的边沿来采样数据，如果时钟和数据之间的 Skew 超过了接收端的建立/保持时间窗口，采样就会出错。
MIPI 规范对 Skew 有明确要求：
- 同一 Lane 内，时钟与数据之间的 Skew 应小于 0.15 UI（Unit Interval）。
- 不同 Lane 之间，数据到数据的 Skew 应小于 0.5 UI。
举个例子，如果数据速率是 1 Gbps，UI = 1 ns。那么时钟与数据的 Skew 必须小于 150 ps。这个精度，对 PCB 走线长度匹配的要求非常高。
实战建议：在 FPGA 设计中，我习惯在接收端加入一个「去偏斜模块」（Deskew）。它通过训练序列来测量每个 Lane 的延迟，然后动态调整采样相位。这样即使 PCB 走线有 100 ps 的偏差，也能正常工作。
至于 Jitter，它更隐蔽。Jitter 会让接收端的眼图闭合，降低时序裕量。我见过一个案例：某款驱动芯片在常温下工作正常，但高温下频繁出现 CRC 错误。最后定位到是 PLL 的 Jitter 在高温下恶化，导致采样窗口缩小。解决办法是增加去抖电路，或者降低数据速率。
总结一下这一章的核心：D-PHY 的物理层设计，本质上是在「速度」和「可靠性」之间找平衡。HS 模式给你带宽，LP 模式给你灵活性；Lane 配置决定你能跑多快，时序参数决定你能不能跑稳；Skew 和 Jitter 则是你不得不面对的物理现实。
我个人觉得，理解这些底层机制，比背一堆寄存器地址重要得多。因为只有懂了物理层，你才能在遇到问题时快速定位——是时序没调好？还是 PCB 走线有问题？还是 PLL 的 Jitter 超标？