1. 低功耗设计概述：为什么需要低功耗？
各位同学，咱们这门课叫《系统低功耗驱动架构设计实战》。第一节课，我想先聊聊最根本的问题——为什么我们非得跟功耗过不去？
说实话，十年前我刚入行做嵌入式驱动时，对功耗这事真没太当回事。那时候老板说「功耗要低」，我就在 idle 循环里加个 WFI 指令，完事。直到有一次，我负责一款便携式医疗设备的驱动开发——电池容量就 500mAh，客户要求待机 30 天。结果样机出来，第三天就没电了。嗯，从那以后，我再也不敢小看功耗设计了。
1.1 为什么需要低功耗？——三个驱动力
你想想看，现在随便一个智能手表、TWS 耳机、IoT 传感器节点，哪个不是靠电池活着？用户可不想天天充电。我总结了一下，低功耗的需求主要来自三个方面：
- 用户体验驱动： 续航是用户最直观的感受。手机用半天就没电，你受得了？
- 产品形态驱动： 要轻薄、要小巧，电池就不能做大。电池容量受限，功耗就必须压下来。
- 成本与散热驱动： 功耗高 = 发热大 = 需要散热片 = 成本上升。无风扇设计更是对功耗极其敏感。
我记得有个做智能门锁的项目，客户要求用两节 5 号电池撑一年。算下来平均电流不能超过 20μA。你想想，MCU 跑起来动不动几 mA，这中间的差距怎么填？只能靠精细的功耗管理。
1.2 功耗的组成——动态功耗、静态功耗、漏电流
要降功耗，首先得知道功耗从哪来。说白了，芯片的功耗就三大块：动态功耗、静态功耗和漏电流功耗。咱们一个一个说。
1.2.1 动态功耗
动态功耗是芯片在工作时产生的。它又分两部分：
- 开关功耗： 门电路翻转时，给负载电容充放电消耗的能量。公式是 P = C × V² × f。电压 V 和频率 f 是核心变量。
- 短路功耗： 门电路翻转瞬间，PMOS 和 NMOS 同时导通，形成电源到地的短暂通路。这部分占比小，但频率高了也不容忽视。
我在项目中遇到过最典型的场景：一个传感器采集任务，CPU 跑 200MHz 时 2ms 干完，跑 50MHz 时 8ms 干完。虽然频率降了 4 倍，但时间长了 4 倍，总能耗其实差不多。但动态功耗的峰值电流却降下来了——这对电源设计和散热很有意义。
1.2.2 静态功耗
静态功耗是芯片「闲着」的时候也在消耗的功率。主要来自晶体管的漏电流。随着工艺制程越来越小（28nm、16nm、7nm），静态功耗占比越来越高。
我给大家一个直观的数据对比：
| 工艺节点 | 动态功耗占比 | 静态功耗占比 | 典型场景 |
|---|---|---|---|
| 180nm | ~90% | ~10% | 老式 MCU，静态几乎可忽略 |
| 65nm | ~70% | ~30% | 主流低功耗 MCU，需关注静态 |
| 28nm | ~50% | ~50% | 高性能 SoC，静态已成大头 |
| 7nm 以下 | ~30% | ~70% | 先进工艺，漏电流是主要挑战 |
1.2.3 漏电流
漏电流是静态功耗的「罪魁祸首」。主要有几种：
- 亚阈值漏电流： 晶体管关断时，源漏之间仍有微弱电流。温度越高，漏得越厉害。
- 栅极漏电流： 栅氧化层太薄，电子直接「隧穿」过去。先进工艺的重灾区。
- 栅极感应漏电流： 漏极高电压在栅极下方感应出的漏电。
你想想看，一个芯片里有几亿个晶体管，每个漏一点点，加起来就是 mA 级的电流。这就是为什么低功耗模式下，我们要用 Power Gating（电源门控）——直接把不用的模块电源切断，从根源上消灭漏电流。
1.3 低功耗设计的挑战与机遇
低功耗设计听起来很美，做起来全是坑。我给大家列几个最常见的挑战：
- 性能与功耗的博弈： 要快就费电，要省电就慢。怎么找到那个「甜点」？
- 唤醒延迟： 深度睡眠功耗低，但唤醒要几百 μs 甚至几 ms。实时性要求高的场景怎么办？
- 电源域划分： 哪些模块可以独立断电？哪些必须常供电？划分不好，要么功能异常，要么功耗没降下来。
- 软件复杂度： 低功耗不是硬件的事。驱动要管理状态机、要处理唤醒源、要动态调频调压。代码量翻倍是常事。
但挑战背后也是机遇。我个人的体会是：谁把功耗做透了，谁就掌握了产品的核心竞争力。 同样的芯片，别人待机 10 天，你能做到 30 天，这就是壁垒。
1.4 本章知识体系总览
下面这张图，是我梳理的本章核心知识结构。你可以把它当作后续学习的「地图」。