第3章 硅光芯片制造工艺基础：CMOS兼容流程与关键步骤
做硅光芯片，最核心的命题其实就一个——怎么跟CMOS产线「交朋友」。你要让光器件和电子器件在同一块晶圆上长出来，还不破坏人家的工艺窗口。我之前跟代工厂打交道，他们第一句话肯定是：「你这结构，能过CMOS热预算吗？」 说白了，温度和污染是两大红线。
这章我就带你过一遍典型的CMOS兼容硅光流程。你可以把它当作一张地图，后面我们写驱动API的时候，知道哪个工艺环节决定了什么物理参数，调试起来会快很多。
3.1 从SOI晶圆开始
绝大多数硅光芯片都基于SOI（Silicon-on-Insulator）。下面的埋氧层（BOX）天然就是包层，上顶层硅用来做波导。
我习惯这么记：「埋氧层好比高速公路的隔音墙，光信号就老实待在那层硅里。」
| 参数 | 典型值 | 影响 |
|---|---|---|
| 顶层硅厚度 | 220 nm | 单模波导截止条件 |
| BOX厚度 | 2 μm | 防止光泄漏到衬底 |
| 衬底电阻率 | 1–10 Ω·cm | 调制器速度 |
一个小经验：如果你只需要无源器件，可以用更厚的顶层硅（比如340 nm），但跟调制器、探测器的工艺就冲突了。流片前一定跟代工厂确认一遍叠层规格。
3.2 关键工艺步骤梳理
我把整个流程画成了一张流程图，方便你对照着看。
嗯，这里我特别想强调一下套刻对准。你想想看，硅光波导的截面才几百纳米，要是光刻版偏了50 nm，耦合效率直接掉3 dB。我之前有个项目，流片回来的芯片测试损耗一直偏大，用红外相机一看，光栅偏移了60 nm——后来乖乖在版图里加了套刻标记，从此再也不敢省这步了。
3.3 刻蚀：这是最敏感的一步
硅波导靠的是刻蚀形成的脊或肋。我个人习惯把刻蚀分成两大类：
- 深刻蚀（Full-etch）：刻穿整个220 nm顶层硅，用于构成垂直耦合光栅或深刻蚀波导。
- 浅刻蚀（Partial-etch）：只刻掉顶部70–100 nm，形成脊形波导，用于调制器或马赫-曾德尔干涉仪。
避坑指南：我曾经遇到过一个批次，浅刻蚀深度本该110 nm，结果跑偏了将近20 nm，导致调制器π相位电压从3.5 V飙到5.8 V。后来查原因，是刻蚀终点检测的干涉波长选错了。所以我的建议是，在同一个晶圆上留至少两个监控测试结构，用原子力显微镜原位验证深度。
3.4 掺杂与退火的热预算陷阱
硅光调制器需要PN结，掺杂工艺就是从CMOS产线直接拿来的离子注入。但这里有个大坑——热预算。
- 注入后的激活退火，温度一般在1000 °C左右。这个温度下，之前刻蚀波导产生的侧壁粗糙度可能会被部分修复，但同时也可能让掺杂区域横向扩散。
- 如果你后续还要做锗探测器（Ge-on-Si），那退火温度不能超过850 °C，否则锗膜会脱落。
我建议在版图上把热敏感器件（比如探测器）跟高温工艺区（比如激光器键合区）物理隔开，中间用深沟槽隔离。别问我是怎么知道的——我第一次做单片光收发芯片时，就因为退火顺序搞反了，整片晶圆上的锗探测器全部失效。气死了。
3.5 边缘耦合器与CMP
芯片边缘的光输入输出，用的通常是边缘耦合器（Edge Coupler）。它的末端需要被CMP磨平，露出干净的端面。这块如果CMP不均匀，端面倾斜个2°，耦合损耗就加0.5 dB。
警告：代工厂的CMP通常是为金属平坦化设计的，硅光晶圆的端面CMP需要特殊跑片流程。如果你不提前声明，他们很可能会用标准CMP浆料，结果浆料残留物会堵塞波导端面。不要问我怎么知道的……
另外，边缘耦合器的版图设计要留够对准标记。我记得有一次切割砂轮偏了10 μm，直接把耦合光纤的V槽刻废了。从那以后，我习惯在芯片两端各放一个「十」字标记，间距误差控制在0.5 μm以内。
3.6 表格速查：各步骤关键参数
| 工艺步骤 | 核心参数 | 典型容差 | 对光性能的影响 |
|---|---|---|---|
| 波导刻蚀 | 刻蚀深度（浅/全） | ±10 nm | 有效折射率、截止波长 |
| 掺杂注入 | 注入剂量、能量 | ±5% | PN结强度、调制效率 |
| 退火激活 | 温度、时间 | ±10 °C, ±5 min | 载流子浓度、扩散长度 |
| CMP平坦化 | 移除量、均匀性 | ±20 nm | 端面质量、耦合损耗 |
| 套刻对准 | 层间偏移 | < 50 nm | 耦合效率、串扰 |
说白了，CMOS兼容硅光工艺就是一场「精度博弈」。每一步都在跟纳米级的公差较劲。你作为驱动开发者，理解这些参数后，写API的时候就能预判：为什么某个芯片的调制器半波电压偏高？可能是掺杂浓度偏低了；为什么波导损耗比理论值大？八成是刻蚀侧壁不够垂直。