3. Infinera相干光模块架构

Infinera 高速相干光模块并不是把光器件、模拟前端、DSP 和 FEC 简单堆叠在一起，而是围绕“光—电—数字”三层信号链做协同设计。理解这套架构，关键不是记住模块里有哪些芯片，而是看清信号在模块内部的形态转换顺序、各层承担的损伤补偿职责，以及模块化如何让同一套 DSP/FEC 平台适配不同速率、不同距离和不同封装形态。

一、三层信号链：光层、电层与数字层各管什么

从接收方向看，线路侧相干光信号首先进入光层。光层包含集成相干接收机（ICR）、本振激光器、偏振分束/合束结构以及 90° 光混合器。它的核心任务是把单一偏振的相干光场分解为 X/Y 两个偏振态，并在每个偏振态上通过 90° 混合产生 I 路和 Q 路，共四路光电流。此时信号仍是模拟光域信息，尚未数字化。

四路光电流进入电层，由跨阻放大器（TIA）完成 I/V 转换，再经可变增益放大器（VGA）调整幅度，最后由高速 ADC 采样量化。电层决定模拟带宽、动态范围和噪声系数，是决定模块能否支持高符号率的关键瓶颈之一。以 96 GBaud 为例，ADC 采样率通常需要 128 GSa/s 以上，模拟前端带宽需覆盖约 0.6～0.7 倍符号率。

数字化后的四路样本进入DSP 与 FEC 层。DSP 先做前端校正（偏斜、IQ 不平衡、正交误差），再依次完成色散补偿、时钟恢复、自适应均衡、载波频偏与相位恢复、判决。判决后的软信息送入 FEC 译码器，输出纠错后的比特流。发送方向则相反：FEC 编码 → 星座映射 → 预均衡 → DAC → 光调制器驱动。

二、DSP 与 FEC 的集成方式：从“外挂”到“紧耦合”

早期相干模块中，DSP 与 FEC 常分属两颗芯片，通过高速 SerDes 互连。这种方式灵活，但互连功耗和时延不可忽视。Infinera 的模块化设计倾向于把 DSP 与 FEC 集成在同一颗 ASIC 内，形成紧耦合结构，原因有三点：

• 软信息直通：DSP 均衡后的软判决信息（LLR）直接进入 FEC 译码器，无需经过芯片间接口，避免量化损失和额外时延。
• 联合优化：FEC 的迭代译码可以与 DSP 的均衡、相位恢复共享信道估计结果，实现联合迭代增益。
• 功耗与面积：省去高速 SerDes 后，每 400G/800G 模块可节省数瓦功耗，对 QSFP-DD、OSFP 等封装尤为关键。

在具体实现上，DSP 内部通常划分为硬判决前向路径和软判决后向路径。硬判决用于快速时钟恢复和粗略均衡，软判决则保留概率信息供 FEC 使用。以 oFEC（open FEC）为例，其净编码增益可达 11 dB 以上，配合 DSP 的预均衡，可在 96 GBaud 下实现 800G 长距传输。

三、模块化设计理念：同一平台适配多种形态

Infinera 的模块化并非指“可插拔模块”这一层含义，而是指光层、电层、DSP/FEC 三层可独立演进、按需组合。光层可以更换不同速率的 ICR 或调制器，电层可以升级 ADC/DAC 的采样率，数字层则通过固件配置支持不同 FEC 码型和星座阶数。这样，同一套 DSP 架构可以覆盖 400G、800G 甚至 1.2T 的应用场景。

模块化带来的直接好处是：当线路条件变化时，运维人员可以通过软件调整 DSP 的均衡器长度、FEC 码率或星座阶数，而不必更换硬件。例如，在低信噪比链路上切换到 QPSK + 高冗余 FEC，在高信噪比链路上切换到 16QAM/64QAM + 低冗余 FEC，从而在容量与距离之间取得平衡。

四、集成方式对系统设计的影响

三层集成方式直接决定了模块的性能边界和运维接口。光层的集成度影响模块尺寸和耦合损耗；电层的 ADC/DAC 性能决定符号率和功耗；DSP/FEC 的集成度决定纠错能力和时延。在系统设计时，需要根据传输距离、光纤类型、ROADM 级数和业务时延要求，反向选择模块的配置组合。

例如，对于 800G 长距传输，通常选择 96 GBaud、16QAM、oFEC 高冗余配置，此时 DSP 需要开启长均衡器和强色散补偿；对于 400G 城域短距，则可选择 64 GBaud、16QAM、低冗余 FEC，以降低功耗和时延。这种“按需配置”的能力，正是模块化设计理念的核心价值。

理解这三层的集成关系，是后续进行模块选型、链路预算和故障定位的基础。在实际部署中，任何一层的配置变化都会通过信号链传导到最终误码率，因此需要把光、电、数字三层作为一个整体来观察和调整。