3. WaveLogic 6硬件架构解析

WaveLogic 6（WL6）是Ciena第六代相干光引擎，其硬件架构并非单一形态，而是围绕同一套相干DSP核心，衍生出可插拔光模块与板卡两类承载方式。理解这一架构，关键要抓住三条主线：形态如何决定散热与功耗预算、DSP与光引擎如何分工、模拟前端如何把电信号与光信号衔接起来。本节从物理形态入手，逐层向下拆到芯片与接口。

一、两种承载形态：可插拔模块与板卡

WL6最常见的落地形态是可插拔相干模块，典型封装包括QSFP-DD、OSFP以及面向更高波特率的相干可插拔（如800ZR/ZR+）。这类模块把DSP、光引擎、模拟前端、驱动器全部塞进一个手掌大小的金属壳体内，直接插入路由器或交换机的端口，由面板风冷散热。它的优势是部署灵活、支持灰光与彩光、可现场更换；代价是功耗与散热受限，通常单模块功耗被约束在约20～30W量级，端口密度高但单波容量与发射功率受限。

另一类是板卡形态，例如Ciena 6500系列或WaveLogic相干线路卡。板卡把多组光引擎与DSP布置在PCB上，通过机框背板供电与散热，可支持更高的发射功率、更复杂的FEC与更长的传输距离。板卡形态的功耗预算宽松，能容纳更大规模的模拟前端与更完善的监控电路，但部署不如可插拔灵活。两者并非替代关系，而是按场景分工：城域与数据中心互联偏好可插拔，长途干线偏好板卡。

二、光引擎：电光转换的核心

光引擎是WL6中真正完成电光与光电转换的部分。发射侧，它包含可调谐激光器、I/Q调制器、偏振复用结构；接收侧，包含90度光混合器、平衡光电探测器与跨阻放大器。WL6的光引擎支持高符号率（典型约130～200GBaud量级），并采用硅光或铌酸锂等平台实现小型化。光引擎与DSP之间通过高速模拟接口连接，而不是数字接口，这一点决定了模拟前端的地位。

三、DSP芯片：相干算法的执行者

DSP是WL6的大脑，负责星座映射、脉冲成形、预均衡、CD/PMD补偿、载波相位恢复、自适应均衡与FEC编解码。WL6 DSP采用先进制程，把大量并行乘法累加单元与专用FEC引擎集成在单die上。它对外提供两类接口：面向光引擎的DAC/ADC模拟接口，以及面向主机的以太网或OTN数字接口。DSP的功耗通常占整个模块的一半以上，因此其制程与架构直接决定模块能否塞进可插拔封装。

四、模拟前端与接口布局

模拟前端（AFE）位于DSP与光引擎之间，包含发射侧的DAC与驱动器、接收侧的ADC与TIA。它的带宽、线性度与噪声系数直接决定EVM与接收灵敏度。接口布局上，WL6模块内部通常采用“DSP—AFE—光引擎”的短距高速链路，尽量缩短模拟走线以降低损耗与串扰；对外则通过金手指连接主机，走高速数字信号。板卡形态则把AFE与光引擎成对布置，通过背板连接DSP资源池。

五、形态选择与工程判断

在实际工程中，选择可插拔还是板卡，通常由三个参数决定：目标距离、单波容量与站点散热能力。若目标距离在80km以内、单波400G～800G、站点只有路由器机架，可插拔模块是首选；若目标距离超过数百公里、需要200G～400G单波配合强FEC，或站点已有6500机框，则板卡形态更合适。判断时还要看模块功耗是否超出端口供电能力，以及面板风冷能否把结温压在规格内。