3. 200G/lane光电器件总体架构
200G/lane 的总体架构不是把 100G/lane 的器件简单提速，而是要在同一根光纤通道上把符号率、调制阶数、驱动摆幅、接收灵敏度和 DSP 均衡能力重新做一次系统级分配。一个完整的 1.6T 光引擎通常由 8 个 200G/lane 通道并行构成，每个通道的链路可以抽象为：可调激光器（ITLA）→ 调制器（MZM 或 EML）→ 调制器驱动器 → 光纤链路 → 光电探测器（PD）→ TIA → DSP 的 RX 侧 ADC；TX 侧则由 DSP 的 DAC 输出经驱动器进入调制器。理解这条链路的关键，是先把每一段的接口电平和光功率定义清楚，再逐段核算预算。
一、链路分段与接口定义
从工程视角看，200G/lane 链路可以划分为四个接口边界：电接口 A（DSP DAC 输出到驱动器输入）、电接口 B（驱动器输出到调制器电极）、光接口 C（调制器输出到光纤，即发射光功率与消光比）、电接口 D（PD 电流到 TIA 输入，再经 TIA 输出到 DSP ADC）。每个接口都有明确的差分摆幅、共模电压、阻抗和带宽要求。例如，典型 200G/lane 的 DSP DAC 输出差分摆幅约 0.8～1.2 Vppd，驱动器输入阻抗 100 Ω 差分；驱动器输出到 MZM 的差分摆幅可达 3～5 Vppd，以驱动行波电极完成足够的相位调制。接收侧 PD 响应度约 0.8 A/W，TIA 跨阻典型 300～600 Ω，输出差分摆幅约 300～600 mVppd 送入 DSP ADC。
这些接口不是孤立的，而是通过链路预算耦合在一起。发射端要保证到达接收端的光功率高于接收灵敏度，同时消光比、TDECQ 和 RIN 要满足 200G/lane 的规范；接收端则要在 TIA 输出端获得足够的信噪比，使 DSP 能在 FEC 前达到可接受的误码率。
二、发射链路预算与关键参数
发射链路的起点是 DSP 的 DAC。200G/lane 通常采用 PAM4 调制，符号率约 106.25 GBd，DAC 输出经过驱动器放大后驱动调制器。驱动器的作用不只是放大，还要提供一定的预加重和均衡，以补偿调制器电极的频响滚降。以 MZM 为例，其 Vπ 典型在 3～5 V，行波电极需要差分摆幅接近 Vπ 才能获得足够的调制深度。若驱动器输出摆幅不足，消光比会下降，TDECQ 恶化；若摆幅过大，则可能引入非线性并增加功耗。
可调激光器（ITLA）提供 CW 光，其输出功率和波长稳定性直接影响链路。200G/lane 对 RIN 的要求更严，通常要求 RIN < -145 dB/Hz。ITLA 的输出功率典型在 13～16 dBm，经过调制器插损（MZM 约 4～6 dB）后，发射光功率约 8～12 dBm。若采用 EML，则激光器与调制器集成，插损和驱动要求不同，但总体预算逻辑一致。
发射端还需要关注消光比（ER）和 TDECQ。ER 定义为 P1/P0 的比值，200G/lane 通常要求 ER > 6 dB。TDECQ 是 PAM4 发射机的重要指标，它综合了噪声、线性度和眼图闭合程度，典型要求 TDECQ < 3.5 dB。这些指标不是孤立的，而是与驱动器摆幅、调制器偏置点、激光器 RIN 共同决定。
三、接收链路与 TIA 接口
接收端从 PD 开始。PD 将光功率转换为电流，响应度约 0.8 A/W。若接收光功率为 +5 dBm（约 3.16 mW），则 PD 电流约 2.5 mA。这个电流进入 TIA，TIA 将其转换为电压并放大。TIA 的跨阻决定了输出摆幅：若跨阻为 400 Ω，则输出约 1 Vpp（差分），但实际 TIA 输出通常限制在 300～600 mVppd 以适配 DSP ADC 的输入范围。
TIA 的带宽必须覆盖 200G/lane 的奈奎斯特频率。对于 106.25 GBd 的 PAM4 信号，奈奎斯特频率约 53.125 GHz，因此 TIA 和 PD 的带宽通常要求 > 50 GHz，并留有足够的余量。TIA 的输入等效噪声电流（IRN）是决定接收灵敏度的关键参数，典型值在 10～20 pA/√Hz。若 IRN 过高，则接收灵敏度下降，链路预算紧张。
DSP 的 RX 侧 ADC 采样后，通过 FFE/DFE 均衡、时钟恢复和 FEC 译码恢复数据。200G/lane 对 DSP 的均衡能力要求很高，因为光纤色散和器件带宽限制会导致严重的码间干扰。DSP 还需要支持 MLSE 或最大似然序列检测，以进一步提升灵敏度。
四、接口定义与工程核对要点
在实际工程中，接口定义必须逐项核对。以下是一份可直接使用的接口核对表示例，用于确认 TX 和 RX 两侧的电/光接口是否匹配：
| 接口 | 位置 | 关键参数 | 典型值/要求 | 核对要点 |
|---|---|---|---|---|
| A | DSP DAC → 驱动器输入 | 差分摆幅、共模、阻抗 | 0.8~1.2 Vppd，100 Ω | 摆幅是否在驱动器输入范围内 |
| B | 驱动器输出 → 调制器电极 | 差分摆幅、带宽、回波损耗 | 3~5 Vppd，> 50 GHz | 是否接近 Vπ，有无过冲 |
| C | 调制器输出 → 光纤 | 光功率、ER、TDECQ | 8~12 dBm，ER > 6 dB | TDECQ 是否 < 3.5 dB |
| D | PD → TIA 输入 | 响应度、带宽、暗电流 | 0.8 A/W，> 50 GHz | 暗电流是否影响灵敏度 |
| E | TIA 输出 → DSP ADC | 差分摆幅、共模、IRN | 300~600 mVppd，10~20 pA/√Hz | 是否满足 ADC 输入范围 |
五、从预算到实现的闭环
一个完整的 200G/lane 链路设计闭环包括：确定目标接收灵敏度（例如 -8 dBm @ BER 2.4e-4）、反推所需发射光功率和调制器插损、选择驱动器和 TIA 的增益/跨阻、核算 DSP 均衡后的余量。若余量不足，可以优先优化调制器插损或提高 ITLA 功率，而不是盲目增加驱动器摆幅，因为后者会带来功耗和线性度问题。
在 1.6T 光引擎中，8 个 200G/lane 通道并行工作，通道间的串扰和热耦合也会影响链路预算。因此，总体架构不仅要看单通道的接口定义，还要看多通道的电源分配、散热和信号完整性。只有把每一段的接口参数和预算关系都定义清楚，才能在后续的调试和量产中快速定位问题。