3. 相干光链路总体架构设计

相干光链路的总体架构设计，本质上是在“电域—光域—光纤—电域”这条端到端路径上，把功能、接口、预算与责任边界一次性划分清楚。与IM-DD链路相比，相干链路多了本振、90°混频、I/Q平衡探测和相干DSP，因此架构设计不能只画一条“Tx→光纤→Rx”的直线，而要同时回答四个问题：信号在哪些域之间转换、每个域承担什么损伤补偿、FEC与DSP如何分工、控制平面如何闭环。

一、端到端功能分层

从发送侧看，主机侧业务数据先进入Tx DSP。Tx DSP完成的主要工作包括：FEC编码（通常与Rx侧联合定义）、比特到符号映射（如16QAM、64QAM）、星座整形（概率整形或几何整形）、脉冲成形、预均衡（补偿Tx前端与光引擎的带宽滚降）、以及I/Q时延与偏置预校正。随后数字信号经高速DAC转为模拟I/Q，驱动光引擎中的I/Q调制器。光引擎内部通常包含可调激光器（ITLA）、偏振分束/旋转、I/Q调制器、偏振合束与功率监测，输出偏振复用光信号。

接收侧顺序相反：光信号先经EDFA或ROADM后进入集成相干接收机（ICR），与本振激光混频后由平衡探测器输出四路模拟电信号（XI、XQ、YI、YQ），再由ADC采样送入Rx DSP。Rx DSP的核心任务包括：前端偏置与I/Q不平衡校正、时钟恢复、色散补偿、偏振解复用与PMD补偿、频偏与相位估计、判决与FEC解码。这里必须明确：色散、偏振、频偏、相位噪声主要由DSP处理，而FEC负责纠除判决后的残余误码，两者不能互相替代。

二、接口划分与预算方法

架构设计的关键交付物之一是接口划分表。典型接口包括：主机与模块之间的业务接口（如400GAUI-8）、模块内部DSP与光引擎之间的模拟I/Q接口、光引擎与光纤之间的光接口（含发射功率、OSNR、回损要求）、以及控制平面接口（MDIO/I2C或管理通道）。接口划分要同时约定电气参数、光参数和协议参数，否则后期联调时会出现“DSP认为已收敛、光层却未达标”的扯皮。

链路预算建议按“分段预算”而非“单点预算”来做。以一段80 km标准单模光纤、目标400G 16QAM为例，可先列出：发射光功率（示例假设+1 dBm）、光纤损耗（0.2 dB/km×80=16 dB）、连接器与熔接损耗（约2 dB）、ROADM插损（约6 dB）、EDFA增益与噪声系数（示例增益20 dB、NF 5.5 dB）、接收端OSNR需求（16QAM典型约18~20 dB）。把这些量代入后，可估算到达ICR的OSNR是否满足DSP与FEC的联合门限。若不足，优先调整EDFA增益或改用更低阶调制，而不是盲目提高发射功率——后者会加剧非线性。

三、FEC与DSP的协同

FEC与DSP的边界通常由“纠前BER门限”定义。以典型oFEC为例，若纠前BER门限为2.4×10⁻²，则Rx DSP需要在判决点把BER压到该值以下，剩余错误交给FEC。设计时要明确：DSP的均衡与相位恢复能力决定了纠前BER的收敛速度，而FEC的编码增益决定了最终纠后BER能否达到1×10⁻¹⁵量级。若纠前BER长期高于门限，应先检查DSP收敛状态（如均衡器系数是否发散、相位估计是否失锁），再考虑FEC参数。

四、控制平面与闭环

控制平面负责把光层、电层和DSP的状态汇总，并执行闭环调整。典型闭环包括：根据接收OSNR与纠前BER调整发射侧调制格式或FEC码率；根据EDFA增益与输入功率调整工作点；根据温度与老化漂移调整I/Q偏置。控制平面不直接参与高速数据路径，但它的采样周期、门限和回退策略决定了链路在劣化时的鲁棒性。

五、设计检查要点

完成架构图后，建议用一张检查表逐项确认：接口参数是否与DSP/光引擎规格一致；预算是否同时覆盖功率与OSNR；FEC纠前门限是否与DSP收敛能力匹配；控制平面采样周期是否快于链路劣化速度；以及是否有明确的回退策略（如降阶调制、降低波特率或切换保护路径）。只有这些边界都写清楚，端到端链路预算才不是纸面数字，而是可验证、可复现的工程依据。