第1章 光互连技术概述与硅光计算芯片背景

1.1 为什么我们需要光互连?

先聊一个很现实的问题。你打开任何一颗现代高性能计算芯片,里面密密麻麻的金属导线,就像晚高峰的城市主干道。数据在这条路上跑,碰到的第一个瓶颈是什么?

是带宽,更是功耗。

我2016年在参与一个高性能路由器项目时,第一次被功耗问题逼到墙角。那款芯片的互联带宽需求是2Tbps,光靠铜线几乎不可能在功耗预算内完成。电信号在铜线上跑,距离越长,损耗越大,发热越严重。说白了,电互连的“能效天花板”太低了。

你想想看,一颗芯片内部,数据在核心之间、核心与内存之间来回搬运。电互连的功耗随频率和长度线性增长。而光互连呢?它的功耗主要消耗在光电转换上,传输过程本身几乎没有热损耗。这是本质差异。

核心矛盾: 计算性能的增长远快于电互连带宽密度的增长。这个缺口,正在被光互连填上。

我个人习惯用一张图来理解这个演变过程。

片上光互连技术发展脉络 2000s - 2010s 电互连主导 2010s - 2020s 光互连探索期 2020s - 未来 硅光片上互连 电互连痛点 • 带宽密度受限 • 高频损耗严重 • 串扰噪声难控 硅光互连优势 • 带宽密度提升10倍+ • 能耗仅为电的1/10 • 自然抗电磁干扰

1.2 硅光技术的独特优势

讲到底,硅光技术为什么能成为破局者?

答案很简单:它能用CMOS工艺做光子器件。你想想看,整个半导体产业几十年的投资都砸在硅基工艺上。如果光互连需要另起炉灶用三五族材料,成本谁也扛不住。

我在2018年评估过一套方案——用InP做片上激光器,硅做波导。那时候每平方毫米的成本是纯硅方案的5倍。项目直接被财务毙了。

硅光技术的核心优势,我总结为三点:

  • 工艺兼容性:直接在标准SOI晶圆上制造,与CMOS前端工艺无缝集成。
  • 高集成度:波导弯曲半径可以做到5μm以下,比传统光波导小两个数量级。
  • 低功耗潜力:调制器能效已突破100fJ/bit,未来目标是10fJ/bit以下。

当然,它也有短板。硅不是好的发光材料,间接带隙结构让电光转换效率极低。所以片上光源目前主流方案还是混合集成——把三五族激光器倒扣在硅光芯片上。

避坑指南: 我曾经在早期设计时过分乐观,以为硅波导损耗可以忽略。实际上,在0.18μm工艺节点下,波导侧壁散射损耗轻松超过10dB/cm。一定要和工艺厂确认具体参数。

1.3 硅光计算芯片的应用前景

光互连在计算芯片里能做什么?不是所有场景都适合。我一般把应用分成三个层级:

应用层级 典型场景 带宽需求 光互连价值
片间互连 GPU集群、HPC节点 1-10 Tbps 高能效长距离传输
片内互连 多核SoC、Chiplet 100 Gbps - 1 Tbps 高带宽密度、低延迟
存储互连 HBM、近存计算 1-10 Tbps 突破HBM带宽墙

我个人最看好的方向是Chiplet互连。你把一个大芯片拆成多个小芯粒,它们之间的数据通道如果用光来代替电,带宽密度能提高一个数量级。

举个例子:一个7nm制程的AI加速芯片,内部HBM接口需要8Tbps带宽。如果用传统SerDes通道,至少需要64路16Gbps的差分对,光PCB走线就占掉很大面积。换用光互连后,4根波导就能搞定,功耗还省一半。

注意: 不要被带宽数字冲昏头脑。光互连的延迟大头在激光器驱动和TIA接收端,而不是传输过程本身。我在做系统级仿真时,曾经因为忽略了这个而多交了一笔学费。

1.4 本章知识体系总览

下面这张图总结了第一章的核心逻辑。从为什么需要光,到硅光技术凭什么能落地,再到哪些场景最值得投入,是一脉相承的思路。

第1章核心知识结构 片上光互连 驱动因素 电互连瓶颈 • 带宽密度天花板 • 功耗与散热难题 关键技术 硅光技术栈 • CMOS工艺兼容 • 高集成度波导 • 低功耗调制器 应用场景 落地场景 • 片间/片内互连 • 存储互连HBM • Chiplet数据通道 • AI加速器内部 核心目标:突破电互连能效天花板

嗯,这一章的内容就是这样。从电互连的困境出发,讲清楚光为什么能赢,再落到工艺可行性上,最后给几个看得见摸得着的应用方向。如果你在评估方案时也能按这个逻辑走一遍,大概率能找到光互连的甜区。

记住:不是所有场景都需要光。但如果你的产品被带宽、功耗或面积逼到了墙角,硅光互连可能是唯一的出路。