4. AI加速器侧电接口

在AI加速器的Optical I/O系统中，光引擎负责把电信号转换为光信号，但真正决定链路能否跑通、跑稳的，往往是加速器芯片边缘到光引擎之间的那段电接口。这段电接口通常由高速SerDes、并行总线、串行链路、均衡与时钟恢复电路共同构成，它既是芯片内部并行数据与外部串行光链路之间的桥梁，也是整个光互连系统中最容易暴露信号完整性问题的环节。

SerDes架构：从并行到串行的核心转换

SerDes（Serializer/Deserializer）是AI加速器侧电接口的核心。其基本架构包含发送端和接收端两大部分。发送端从芯片内部接收宽位并行数据，例如64位或128位，经过FIFO缓冲、编码（如64B/66B或128B/130B）、加扰后，由串行器转换为高速串行比特流，再经驱动器输出到封装引脚或基板走线。接收端则相反：从外部接收高速串行信号，经均衡、采样、时钟恢复后，由解串器还原为并行数据，再经解码、解扰后送入芯片内部逻辑。

以典型的56 Gbps PAM4 SerDes为例，若内部并行位宽为64位，参考时钟为700 MHz左右，则串行器需要将64位数据在多个相位上复用为1路PAM4符号流。PAM4每个符号携带2 bit信息，因此56 Gbps对应28 Gbaud符号率。发送端通常包含前馈均衡（FFE），通过多抽头延迟线对输出波形预加重，补偿信道高频损耗。接收端则包含连续时间线性均衡（CTLE）、判决反馈均衡（DFE）和时钟数据恢复（CDR）。

并行总线与串行链路的分工

在AI加速器内部，数据以并行总线形式在计算单元、缓存和SerDes之间流动。典型并行总线位宽为256位、512位甚至1024位，工作频率相对较低，通常在1 GHz以内。这种宽而慢的并行总线适合芯片内部短距离传输，功耗和面积效率较好。但一旦信号需要离开芯片、经过封装和PCB，并行总线的引脚数、同步开关噪声和走线匹配问题就会迅速恶化。因此，在芯片边缘，并行总线被SerDes转换为少量高速串行链路。例如，一条56 Gbps PAM4串行链路可以替代约16对低速并行信号，大幅减少引脚数和布线复杂度。

这种分工决定了AI加速器侧电接口的基本形态：芯片内部是宽并行，芯片边缘是高速串行，光引擎侧再根据光通道数量进行并行化。一个典型的光引擎可能包含8个光通道，每个通道对应一条56 Gbps或112 Gbps电串行链路。因此，加速器侧需要提供8路SerDes TX和8路SerDes RX，与光引擎的8个电接口一一对应。

电均衡：补偿信道损耗的关键手段

电均衡分为发送端均衡和接收端均衡。发送端FFE通过调整输出波形的预加重和去加重比例，在信号跳变沿提前补偿高频分量。以3抽头FFE为例，输出为当前符号、前一个符号和后一个符号的加权和。若信道在Nyquist频率处损耗为20 dB，则FFE需要提供约6~10 dB的高频提升，剩余损耗由接收端CTLE和DFE承担。

接收端CTLE是一个高通滤波器，在Nyquist频率处提供可调增益峰值，典型可调范围0~12 dB。DFE则通过反馈已判决符号来消除后标干扰，通常有3~10个抽头。DFE的优点是不会放大高频噪声，但缺点是错误传播风险。在实际调试中，通常先固定TX FFE，再扫描RX CTLE和DFE抽头，观察误码率（BER）是否达到1E-6或更低。若BER无法收敛，则需要检查信道插损是否超出SerDes均衡能力，或是否存在阻抗不连续导致的反射。

时钟恢复与抖动容限

CDR是接收端的“心脏”。它从数据跳变中提取相位信息，通过相位插值器或压控振荡器调整采样时钟相位，使采样点始终位于眼图中心。CDR环路带宽通常设置在1~10 MHz范围。带宽过低，跟踪速度慢，无法适应扩频时钟（SSC）或低频抖动；带宽过高，则容易跟踪高频抖动，导致采样相位抖动增大。

对于AI加速器光互连，CDR还需要面对光引擎侧可能引入的时钟抖动。若光引擎的调制器驱动时钟与SerDes参考时钟不同源，则需要在电接口处增加弹性缓冲或时钟域跨越逻辑。实际工程中，通常要求SerDes参考时钟和光引擎参考时钟来自同一低抖动时钟源，以简化CDR设计并降低误码率。

与光引擎的适配关系

SerDes与光引擎的适配涉及电气参数、协议层和物理布局三个层面。电气参数方面，SerDes输出差分摆幅通常为800~1200 mVppd，光引擎电接口输入摆幅要求可能为400~800 mVppd，因此需要在两者之间加入匹配网络或衰减器。同时，光引擎的输入回波损耗应优于10 dB，以避免反射恶化眼图。

协议层方面，若光引擎支持PAM4调制，则SerDes也需工作在PAM4模式，并共享相同的编码和训练序列。若光引擎仅支持NRZ，则SerDes需切换为NRZ模式，此时链路速率减半或通道数加倍。物理布局方面，SerDes到光引擎的走线应尽量短且等长，差分对内偏差控制在5 mil以内，差分对间偏差控制在50 mil以内。过孔应尽量少，且需伴随地孔以提供回流路径。

教学示例：56 Gbps PAM4链路适配检查

假设某AI加速器采用56 Gbps PAM4 SerDes，光引擎电接口要求差分摆幅600 mVppd，输入阻抗100Ω差分。信道从封装引脚到光引擎焊盘的总插损在14 GHz处为18 dB。可按以下步骤进行适配检查：

1. 确认SerDes TX输出摆幅可调范围覆盖600 mVppd，并设置FFE预加重使TX输出在14 GHz处提升约8 dB。
2. 确认RX CTLE在14 GHz处可提供至少10 dB增益峰值，DFE抽头数不少于5个。
3. 检查信道S参数，确认回波损耗在14 GHz处优于10 dB，否则需优化过孔或连接器。
4. 配置CDR环路带宽为3 MHz，参考时钟抖动RMS小于200 fs。
5. 上电后读取SerDes内部眼图监视器，确认眼高大于30 mV、眼宽大于0.3 UI。
6. 进行PRBS31误码测试，目标BER优于1E-6；若未达标，逐步调整CTLE和DFE并复测。

以上参数为教学示例，实际数值需根据具体芯片、封装和光引擎数据手册确定。通过这一检查流程，可以系统性地验证电接口与光引擎的适配是否满足链路预算要求。