4. CPO封装结构热路径建模

CPO（Co-Packaged Optics，共封装光学）把光引擎与交换ASIC放在同一封装体内，热源不再只有一颗裸片，而是由ASIC、光引擎驱动芯片、跨阻放大器（TIA）、激光器等多个发热点共同构成。热管理的第一步不是选散热器，而是把“热从哪来、经过哪些材料层、在哪一层遇到最大阻力”这条链路画清楚。本节围绕基板、中介层、TSV、微凸点、散热盖与TIM六个关键环节，建立可计算、可校核的热路径模型。

一、热路径的物理分层

从结温节点向下看，CPO封装的热流大致沿两条并联通道散出：主通道是“芯片→微凸点→中介层→TSV→基板→焊球→PCB”，辅通道是“芯片背面→TIM→散热盖→外部散热器”。两条通道在封装内交汇，最终由系统级散热能力决定总热阻。建模时通常把每个环节抽象为一个热阻节点，用串联/并联网络表示。

需要先明确参照方向：本文约定热流方向为“从结到环境”，即温度由高到低，热阻为正。若反向计算（环境到结），热阻符号不变但温差取负，全文与图示保持一致。

二、各环节热阻的构成与量级

基板（Substrate）：CPO常用有机基板或玻璃基板。有机基板导热系数约0.3～0.5 W/(m·K)，厚度0.8～1.2 mm，是纵向热阻的主要贡献者之一。玻璃基板导热略高但脆性大，需在结构上做应力补偿。基板热阻可近似为 R = t/(k·A)，其中A为有效传热面积。

中介层（Interposer）：硅中介层导热系数约130～150 W/(m·K)，本身热阻很小，但它承担了TSV与再布线（RDL）的过渡，热流在此发生横向扩散，实际有效面积大于芯片面积，建模时需用“扩散热阻”修正。

TSV：硅通孔是中介层到基板的垂直通道。铜TSV导热系数约400 W/(m·K)，单孔直径10～20 μm，深100～200 μm。TSV阵列的热阻取决于孔密度与填充率，通常用“等效导热系数”把TSV区域折算为各向异性材料。

微凸点（Micro-bump）：直径20～40 μm，高度15～30 μm，材料多为SnAg或Cu柱。微凸点数量多但接触面积小，界面接触热阻不可忽略，典型单点热阻在10～50 K/W量级，需按阵列并联计算。

TIM与散热盖：TIM分TIM1（芯片到盖）与TIM2（盖到散热器）。TIM1导热系数1～5 W/(m·K)，厚度50～100 μm；散热盖（Lid）为铜或铝，导热系数约400 W/(m·K)或200 W/(m·K)。TIM是辅通道中最薄但热阻占比最高的环节之一。

三、热阻网络建模示例

下面给出一个教学示例参数（非实测，仅用于说明建模方法）：ASIC面积20 mm×20 mm，功耗300 W；光引擎面积5 mm×5 mm，功耗15 W。假设主通道有效面积取芯片面积的80%，辅通道取100%。

示例参数（合理假设）：
基板：t=1.0 mm, k=0.4 W/(m·K), A=400 mm²
中介层：t=0.1 mm, k=140 W/(m·K), A=400 mm²
TSV等效：t=0.1 mm, k_eff=80 W/(m·K), A=400 mm²
微凸点阵列：单点R=20 K/W, 并联数=2000
TIM1：t=0.08 mm, k=3 W/(m·K), A=400 mm²
散热盖：t=1.5 mm, k=400 W/(m·K), A=2500 mm²

计算（主通道）：
R_sub = 0.001/(0.4×4e-4) = 6.25 K/W
R_inter = 0.0001/(140×4e-4) = 0.0018 K/W
R_tsv = 0.0001/(80×4e-4) = 0.0031 K/W
R_bump = 20/2000 = 0.01 K/W
R_main = 6.25+0.0018+0.0031+0.01 ≈ 6.27 K/W

计算（辅通道）：
R_tim1 = 0.00008/(3×4e-4) = 0.067 K/W
R_lid = 0.0015/(400×2.5e-3) = 0.0015 K/W
R_aux = 0.067+0.0015 ≈ 0.069 K/W

从示例可见，主通道热阻由基板主导（约6.25 K/W），辅通道热阻由TIM1主导（约0.067 K/W）。两条通道并联后总热阻约0.068 K/W，但辅通道面积有限，实际分流比例需按面积与温差分配。若ASIC功耗300 W，仅靠辅通道温升约20 K，主通道温升约1880 K——这说明主通道必须依赖大面积焊球阵列与PCB铜层扩散，否则基板会成为瓶颈。

四、热路径可视化

五、建模时的关键校核点

第一，有效传热面积。芯片面积不等于热流面积，横向扩散使实际面积增大，但扩散热阻也随之增加。建议用有限元或解析扩散模型先确定有效半径，再代入一维热阻公式。

第二，界面接触热阻。微凸点、TIM、焊球都存在接触界面，粗糙度、压力、空洞率都会显著改变热阻。工程上常给接触热阻留20%～50%的裕量。

第三，TSV填充率。TSV阵列若填充率不足，等效导热系数会大幅下降。可用 k_eff = k_Cu·f + k_Si·(1−f) 估算，f为铜面积占比。

第四，温度依赖。硅与铜的导热系数随温度升高而下降，高温下热阻会增大。若结温预计超过100°C，需用温度相关材料参数迭代求解。