2. CPO系统架构与接口分解

CPO(Co-Packaged Optics,共封装光学)并不是把光模块简单搬到交换芯片旁边,而是把“电芯片—光引擎—光纤—封装—供电散热”重新组织成一个紧耦合系统。理解CPO,关键是理解它的架构分层与接口边界:哪些功能留在电域,哪些功能交给光域,两者在哪个物理位置完成能量与信号的交接。本节围绕光引擎、交换芯片、光纤连接、封装基板、供电与散热五个对象,梳理它们之间的耦合关系与关键接口。

一、CPO的五个核心对象与分层结构

从信号链角度看,CPO系统可以划分为电域、光电转换域和光域三段。交换芯片(Switch ASIC)位于电域核心,负责高速SerDes收发、交换调度与数据包处理;光引擎(Optical Engine, OE)承担电光/光电转换,是电域与光域的边界;光纤连接(Fiber Attach)把光引擎输出的光信号耦合到面板或外部光纤;封装基板(Package Substrate)为交换芯片与光引擎提供机械支撑、电气互连与高频信号通道;供电与散热结构则为整个封装体提供能量并带走热量。

这五个对象并非并列关系,而是存在明确的层级与依赖:封装基板是物理承载层,交换芯片与光引擎通过基板上的高速走线或中介层(Interposer)互连;光引擎再通过光纤耦合结构对外连接;供电与散热贯穿所有层级,是系统能否稳定工作的约束条件。因此CPO设计的本质,是在有限封装空间与功耗预算下,协调电、光、热、力四个维度的接口。

CPO系统架构与关键接口耦合关系 封装基板 Package Substrate 机械支撑 · 高速电气互连 · 电源分配网络(PDN) · 热传导路径 基板材料:ABF/BT · 层数:10~20层 · 线宽/间距:≤10μm 交换芯片 ASIC SerDes 收发器阵列 交换调度 / 数据包处理 51.2T / 102.4T 交换容量 电域核心 · 112G/224G SerDes 功耗密度:0.5~1.0 W/mm² 光引擎 Optical Engine EIC 驱动 / TIA PIC 调制器 / 探测器 微环/马赫-曾德尔调制 光电转换边界 · 8~16通道 单通道 100G/200G PAM4 光纤连接 Fiber Attach FAU / 光纤阵列 · 耦合对准 · MT插芯 供电与散热结构 VRM · 去耦电容 · 冷板/VC · TEC 高速电接口 XSR/USR SerDes · 112G PAM4 光接口 供电 供电分配 热传导 热传导 关键耦合:电-光转换边界在光引擎 · 热-电耦合通过基板与封装体 · 光-机械耦合在光纤对准界面

二、关键接口与耦合关系

CPO系统中有四类关键接口,它们决定了系统能否达到目标带宽、功耗与可靠性。

1. 电-光接口(ASIC ↔ 光引擎)。这是CPO最核心的接口。交换芯片的SerDes输出高速电信号,经封装基板上的短距离走线到达光引擎的EIC(电子集成电路),由驱动器放大后驱动PIC中的调制器。与传统可插拔光模块相比,CPO把这段电通道从“面板到模块”的厘米级缩短到“芯片到光引擎”的毫米级,从而显著降低通道损耗与均衡复杂度。典型接口参数包括:单通道速率112G/224G PAM4、通道数8~16、插入损耗目标≤3dB、回波损耗≥10dB。设计时需要关注阻抗匹配(通常差分100Ω)、串扰控制与走线长度匹配。

2. 光-光接口(光引擎 ↔ 光纤)。光引擎输出的光信号需要通过光纤阵列单元(FAU)耦合到外部光纤。这一接口的核心是耦合效率与对准精度。以硅光微环调制器为例,其输出光斑尺寸约0.5~1μm,而单模光纤模场直径约10μm,需要模斑转换器(SSC)进行匹配。耦合方式分为端面耦合和光栅耦合:端面耦合效率高但需要解理面,光栅耦合便于晶圆级测试但带宽受限。对准精度通常要求亚微米级,耦合损耗目标≤1.5dB/面。

3. 电-热-力耦合接口(封装基板与散热)。交换芯片功耗可达300~500W,光引擎功耗约10~30W,这些热量必须通过封装基板、TIM(热界面材料)传导到冷板或均热板。同时,硅光器件的调制效率、微环谐振波长对温度敏感(典型漂移约0.1nm/℃),因此光引擎往往需要TEC或波长锁定机制。热膨胀系数(CTE)失配还会在光纤耦合界面产生应力位移,影响长期耦合稳定性。这一接口的设计目标是在结温≤105℃的前提下,控制波长漂移在±0.1nm以内。

4. 供电接口(PDN)。CPO封装内需要为ASIC核心、SerDes、光引擎EIC和TEC分别供电,电压从0.75V到3.3V不等。供电网络(PDN)的阻抗目标通常要求在工作频段内低于1mΩ,以避免电压跌落和噪声耦合。去耦电容需要尽可能靠近负载放置,在封装基板内嵌电容或使用深沟槽电容是常见方案。

三、光电协同设计中的耦合约束

CPO设计的难点在于,上述接口并非独立可优化。例如,为了降低电通道损耗,希望光引擎尽量靠近ASIC;但光引擎靠近ASIC会加剧热耦合,导致硅光器件温度升高、波长漂移。又如,提高光耦合效率需要更精确的机械对准,但更精确的对准往往意味着更复杂的封装工艺与更高的成本。因此,光电协同设计需要在带宽、功耗、热、机械、成本之间做多目标权衡。

一个实用的分析方法是建立接口预算表,把每个接口的损耗、噪声、温度、应力等指标分配到具体对象上。下表给出一个示例性的接口预算框架(数值为教学示例,非实测结果):

接口 关键参数 示例目标值 主要影响因素
ASIC ↔ OE 电接口 插入损耗 / 回波损耗 ≤3dB / ≥10dB 走线长度、阻抗匹配、过孔设计
OE ↔ 光纤 光接口 耦合损耗 / 对准精度 ≤1.5dB / ±0.5μm 模斑匹配、FAU精度、固化胶收缩
封装热接口 结温 / 波长漂移 ≤105℃ / ±0.1nm TIM热阻、冷板流道、TEC功耗
供电 PDN 阻抗 / 纹波 ≤1mΩ / ≤10mV 去耦电容布局、基板铜厚
在实际项目中,接口预算表需要与仿真模型联动:电接口用S参数与眼图评估,光接口用FDTD或BPM计算耦合效率,热接口用有限元分析提取热阻网络,PDN用阻抗扫描验证。只有把各接口的仿真结果代入系统级预算,才能判断CPO方案是否收敛。

四、从架构到验证的衔接

理解CPO架构与接口分解,最终要落到“可验证”上。每个接口都需要定义明确的测试点与判据:电接口可在基板测试焊盘上测S参数与眼图;光接口可在FAU输出端测耦合光功率与偏振相关损耗;热接口可用热敏电阻或红外热像仪监测结温;供电接口可用示波器与网络分析仪测纹波与阻抗。这些测试点与判据,正是后续光电协同仿真与验证章节的输入。

总结来说,CPO系统架构可以概括为“一个基板、两颗核心、三类接口、四维约束”:封装基板承载交换芯片与光引擎,电-光、光-光、电-热-力三类接口完成信号与能量交接,带宽、功耗、热、机械四维约束共同决定设计收敛点。掌握这一分解框架,才能在后续仿真中准确定位问题边界与优化方向。