2. SOI晶圆的基本结构与类型

要理解SOI晶圆的价值，先要看清它与体硅（Bulk Si）在“垂直方向”上的根本差别。体硅晶圆是一整块硅，器件直接做在硅表面，源漏与衬底之间通过PN结隔离；而SOI晶圆在硅衬底之上埋入一层绝缘的埋氧层（BOX，Buried Oxide），再在其上保留一层极薄的顶层硅，器件只做在这层顶层硅里。于是，器件与衬底之间被BOX“切断”了直流通路，寄生结电容大幅减小，这是SOI所有电学优势的结构起点。

顶层硅的厚度（t_Si）和BOX厚度（t_BOX）是决定SOI类型与器件行为的两把“标尺”。顶层硅越薄，沟道中耗尽层越容易贯穿整个膜厚，器件从“部分耗尽”走向“全耗尽”。因此，本节的核心线索就是：顶层硅厚度决定耗尽状态，耗尽状态决定电学特征，电学特征决定适用场景。

一、体硅与PD-SOI：从“结隔离”到“介质隔离”

体硅器件的隔离靠反向PN结，源漏与衬底之间始终存在结电容，且存在闩锁风险。PD-SOI把顶层硅保留在约100–200 nm，这个厚度大于沟道最大耗尽层宽度，因此栅压只能耗尽顶层硅的上半部分，下方仍留有一块未耗尽的中性体区。这块中性体区是PD-SOI最显著的特征来源：它像一个“浮动的衬底”，空穴在体区积累会抬高体电位，使阈值电压随漏压和开关历史漂移，表现为输出特性曲线上的“扭结”（kink）和瞬态过冲。工程上常用体接触（body tie）或源体合并来抑制，但会牺牲面积。

二、FD-SOI与UTB SOI：让耗尽层贯穿薄膜

当顶层硅减薄到约6–12 nm，最大耗尽层宽度已大于膜厚，栅压可以把整个顶层硅耗尽，这就是FD-SOI。由于没有中性体区，浮体效应基本消失，亚阈值摆幅更接近理想值60 mV/dec，短沟道效应显著改善。更进一步的UTB SOI把顶层硅压到6 nm以下，同时把BOX减薄到约20–25 nm，形成“超薄体+超薄BOX”（UTBB）结构。薄BOX带来一个额外能力：衬底可以作为背栅（back gate），通过背偏压动态调节阈值电压，实现功耗与性能的折中，这是FD-SOI在低功耗与射频领域的重要卖点。

需要强调的是，FD-SOI的“全耗尽”并非绝对，而是指在器件工作范围内沟道被完全耗尽。若顶层硅仍偏厚或背偏压使体区重新积累，仍可能出现部分耗尽行为。因此工艺上对t_Si均匀性的要求极高，通常需要控制在±0.5 nm量级。

三、FinFET SOI：把“薄”从平面转向三维

当平面FD-SOI继续减薄遇到工艺极限时，FinFET把顶层硅刻成一条条“鳍”，栅极从三面包裹鳍。SOI FinFET的鳍通常高30–50 nm、宽5–10 nm，鳍的宽度方向已天然全耗尽，而鳍高方向提供更大的有效沟道宽度。相比体硅FinFET，SOI FinFET的BOX切断了鳍与衬底的通路，进一步降低结电容和漏电，适合高密度、低功耗先进逻辑。其代价是工艺复杂、成本高，且鳍的散热路径被BOX部分阻断，自热效应更明显。

四、类型选择与参数判断

实际选型时，可先估算最大耗尽层宽度 W_dmax ≈ √(4ε_Siφ_F / (qN_A))，再与顶层硅厚度比较：若 t_Si > W_dmax，为PD-SOI；若 t_Si < W_dmax，为FD-SOI。例如N_A=1×10¹⁵ cm⁻³时，W_dmax约在数百纳米量级，此时100 nm顶层硅仍属部分耗尽；若把顶层硅减到10 nm，则必然全耗尽。这个简单判据能帮助快速判断结构类型与预期电学行为。